SU434562A1 - PHASE COMPARATOR - Google Patents

Description

1one

Изобретение относитс  к автоматике и телемеханике .This invention relates to automation and telemechanics.

Известен фазовый компаратор, содержащий триггер, в цепи запуска которого включены две импульсно-потенциальные схемы совпадени .A phase comparator is known that contains a trigger, in the trigger circuits of which two pulse-potential coincidence circuits are included.

Недостаток этого фазового компаратора состоит в его низкой точности.The disadvantage of this phase comparator is its low accuracy.

Цель изобретени  - повышение точности в работе фазового компаратора.The purpose of the invention is to improve the accuracy in the operation of the phase comparator.

Эта цель достигаетс  тем, что он содержит второй триггер с двум  импульсно-потенциальными схемами совпадени  в цепи запуска, причем потенциальные входы обеих схем совпадени  подключены параллельно и соответственно к источникам пр мого и инверсного сигнала пр моугольной формы одной из сравниваемых частот, их объединенные импульсные входы подключены соответственно к источникам пр мого и инверсного сигнала пр моугольной формы другой сравниваемой частоты , а выходы триггеров подключены к двум последовательно соединенным основной и дополнительной логическим схемам.This goal is achieved by the fact that it contains a second trigger with two pulse-potential coincidence circuits in the trigger circuit, with the potential inputs of both coincidence circuits connected in parallel and respectively to the sources of the direct and inverse rectangular signal of one of the compared frequencies connected, respectively, to the sources of the direct and inverse signal of a rectangular form of another compared frequency, and the outputs of the flip-flops are connected to two series-connected main and additional logic circuits.

На фиг. 1 изображена блок-схема предлагаемого фазового компаратора; на фиг. 2 - принципиальна  схема фазовогокомпаратора.FIG. 1 shows a block diagram of the proposed phase comparator; in fig. 2 is a schematic diagram of a phase comparator.

Схема компаратора работает следующим образом.The comparator circuit works as follows.

На схеме Ь, b - пр мой и инверсный частотные сигналы, подаваемые параллельно и соответственно на потенциальные входы схем 1, 2 и 3, 4 совпадени ; а, а - пр мой и инверсный сигналы, подаваемые соответственно на объединенные импульсные входы этих схем; cfi, dz - выходные сигналы триггеров 5 и 6; С - выходной сигнал логической схемы 7; D - выходной сигнал логической схемы 8, т. е. общий выход схемы компаратора.In the b, b circuit, the direct and inverse frequency signals supplied in parallel and, respectively, to the potential inputs of circuits 1, 2 and 3, 4 coincidence; a, a - direct and inverse signals, respectively, fed to the combined pulse inputs of these circuits; cfi, dz - output signals of the triggers 5 and 6; C - output signal of logic circuit 7; D is the output signal of logic circuit 8, i.e. the total output of the comparator circuit.

Результирующий сигнал D, характеризующий знак рассогласовани  по фазе между сигналами а, а к Ь, b на входе, вырабатываетс  на основании сравнени  сигналов di, d и d,The resulting signal D, characterizing the sign of the phase mismatch between the signals a, a k b, b at the input, is generated based on a comparison of the signals di, d and d,

dz триггеров, с учетом предыдущего исходного состо ни  схемы компаратора, при котором эти сигналы совпали, т. е. или di dz flip-flops, given the previous initial state of the comparator circuit in which these signals coincided, i.e. or di

. .

Исходные состо ни  схемы характеризуют устанавливающийс  режим на входе компаратора (частоты сигналов на входе равны) и различаютс  знаком рассогласовани  по фазе между Сигналами на входе а, а и &, Ь; состо ние имеет место, когда сигналы а, а опережают сигналы Ь, Ь; состо ние di - d2 имеет место, когда сигналы Ь, Ь опережают сигналы а, а. Схема работает так, что если исходное состо ние соответствует 0, то сигналы на выходах логических схем 7 и 8 принимают соответственно значени  , а в переходном изменение состо ни  любого триггера приводит к по влению выходного сигнала схемы компаратора , который сохран етс  вплоть до доЬтижени  другого исходного состо ни , соответствующего di .. .-. ,. d, - CjO; если исходное состо ние соответствует 1 , то ситналы на выходе логических схем 7 и 8 принимают значени  , а в переходном режиме изменение состо ни  любого триггера приводит к поа .пР«„ рмупднпго сигнала схемы компара влению выходного сигнала схемы компара тора D 0, который сохран етс  вплОть до достижени  первого исходного состо ни  di . В этом случае компаратор имеет запаздывание , не превышающее длительность полупериода частоты сигнала а, а, что увеличивает его быстродействие и динамическую точност ь. Работа схемы компаратора по описанному алгоритму обеспечиваетс  включением на выходе его логических схем 7 и 8, реализующих соответственно уравнени : С : d,C + df + d, а,; D + (d,,- d,)C. Предмет изобретени  Фазовый кОЙпаратбр, содержащий триггер, в цепь запуска которого включены две импульспо-потенциальные схемы совпадени , о тличающийс  тем, что, с цейью повышени  точности в работе компараторй, ой содержит второй триггер с двумй йм.пульйнб-потенциальными схемами совладени  и цепи запуЬка , причём пбтенцйальньгё вХодь обеих J, совпадени  подклю4ены параллельно и соответственно к источникам пр мого и инвербного сигнала пр моугольной формы одной из сравниваемых частот, их объединенные им„ульсные входы подключены cobTBetctfieftM k источникам пр мого и инВерсйогЬ пр моугольной формы другой срайнйваемой частоты, а выходы триггеров подключены к двум последовательно -соединенным основной дополнительной логическим схемам, реалидующим соответственно уравнени : ,C + d.f:-i-d -dt; D d,(d,-d, + d,-d,)C, С - выход основной логической схемы; rfi, - пр мые выходы триггеров; й, Й2 - йн1вёрсныё вь1ходы триггеров; D - выход дополнительной логической схемы,  вл ющийс  выходом фазового компаратора.The initial states of the circuit characterize the setting mode at the input of the comparator (the frequencies of the signals at the input are equal) and are distinguished by the sign of the phase mismatch between the Signals at the input a, a and &b; the state occurs when the signals a and a are ahead of the signals b, b; The state di - d2 occurs when the signals b, b are ahead of the signals a, a. The circuit works in such a way that if the initial state corresponds to 0, the signals at the outputs of logic circuits 7 and 8 take on corresponding values, and in a transient change in the state of any trigger leads to the output of the comparator circuit, which persists until further the state corresponding to di .. .-. , d, - CjO; if the initial state corresponds to 1, then the sitnals at the output of logic circuits 7 and 8 take values, and in a transient mode, a change in the state of any trigger causes the circuit signal D 0 to compress the output signal of the comparator circuit, which until the first initial state is reached, di. In this case, the comparator has a lag not exceeding the duration of the half-period of the frequency of the signal a, a, which increases its speed and dynamic accuracy. The operation of the comparator circuit according to the described algorithm is ensured by the inclusion at the output of its logic circuits 7 and 8, which realize the following equations: C: d, C + df + d, a ,; D + (d ,, - d,) c. The subject of the invention is a Phase coaxial parameter containing a trigger, the trigger chain of which includes two pulse potential coincidence circuits. , in addition to that of both J, are connected in parallel and respectively to the sources of the direct and inverse square-wave signals of one of the compared frequencies, their combined pulse inputs are connected by cobTBetc tfieftM k are direct and inverse sources of rectangular shape with another frequency frequency, and the trigger outputs are connected to two series-connected main additional logic circuits that implement the equations, respectively:, C + d.f: -i-d -dt; D d, (d, -d, + d, -d,) C, C is the output of the main logic circuit; rfi, are the direct outputs of the triggers; nd, 22 - triggers triggers; D is the output of the additional logic circuit, which is the output of the phase comparator.

JJ

аbut