SU428558A1 - SEQUENTIAL-PARALLEL BINARY COUNTER - Google Patents

Description

1one

Счетчик может при мен тьс  в вычислительных устройствах, в быстродействующих аналого-цифровых преобразовател х, цифровых прИбО|ра,х, июпользующих припцил подсчета И1М1ПуЛВСОВ.The counter can be used in computing devices, in high-speed analog-digital converters, digital software, x, using an I1M1PULVSOV counting device.

При nocTipoBHHH счетчижов Имлульсав на триггерах последние морут соедин тьс  либо последовательно, л-ибо через логические элементы в схему параллельного счета.With nocTipoBHHH counters Imlulsav on the triggers, the last morutos are connected either in series, l for the logic elements into the parallel counting scheme.

В первом случае бьгстродейст1вие счетчика ап1редел ;еТС  скоростью прохождени  еднницы си1лнала через все раз-р ды и зависит от быстродействи  каждого триггера.In the first case, the speed of the counter is distributed; eTS, the speed of passing the unit through all times depends on the speed of each trigger.

Дл  увеличени  быстродействи  требуетс  иопользсвать высокочастотные траНэистары либо строить триггеры по ненасыщенной схеме с ислользова.нйем неленейпых обратных св зей .To increase speed, it is required to use high-frequency transmitters or to build triggers using an unsaturated scheme using the use of non-loopback feedback.

Другим способом увеличени  быстродействи   вл етс  параллельна  запись едииип в разр ды счетчи1ка, если в предыдущих уже записа«ы единицы.Another way to increase speed is the parallel recording of the unit in the bits of the counter, if the previous ones have already recorded the units.

Одиа1ко существующие схемы обладают громоздкостью или наличием больщого количества элементов задержки дл  обеспечени  надеж ного сраб-атывани , что приводит к нецел ecooi6p а:зн ым in остр оен и жм многор аэр  дн ых счетчиков по параллельной схеме.However, existing schemes are cumbersome or have a large number of delay elements in order to ensure reliable operation, which leads to non-target ecooi: a) that are known to be accurate and many different day counters in parallel.

В цел .х повыщени  быстродействи  триггеры п-разр дного двоичиого счетчика включены попарно в группы, содержащие кроме тр/иггеров элементы Л01ГИ|КИ (логическую схему входа, схему «И, инвертор, формирователь сброса, управл ющую схему «П). Количестео групп piaiBHO /г/2. Если количество разр дов счетчика  ечетное, то последний разр д выступает как са1мосто тельна  группа . Триггеры ка-ладой группы В1ключены в последовательный двухраэр дный счетчик, иа вход которого поступают только три счетных импульса. Сброс в нулевое состо ние этого счетчика осущест1вл етс  схемой, котора  выдает сбросовый сигнал с иекоторой задержкой по сравнению с моментом прихода четвертого счетного им/пульса. Входные И1М пульсы поступают оановременно -на все группы триггеров, однако срабатывание каждой гругапы происходит только в там случае, если присутствует разрешающий на управл ющем входе группы.In order to increase the speed, the triggers of the n-bit double counter are included in pairs in groups containing, besides the tr / iggers, elements of LGI | KI (input logic, AND circuit, inverter, reset driver, and control circuit P). Number of piaiBHO groups / g / 2. If the number of bits in the counter is odd, then the last bit is the most significant group. The triggers of a Klady group B1 are included in a sequential two-way counter, and the input of which receives only three counting pulses. The reset to the zero state of this counter is carried out by the circuit, which produces a reset signal with a certain delay compared with the moment of arrival of the fourth counting pulse. Input I1M pulses arrive at a given time — on all groups of triggers, however, each group is triggered only if there is an enable at the control input of the group.

На фиг. 1 показана функциональна  схема триггер1ной группы; на фиг. 2 - схема щести разр дов многоразр дного счетчика.FIG. 1 shows a functional diagram of a trigger group; in fig. 2 is a schematic diagram of bits of a multi-bit counter.

Кажда  триггерп-а  группа содержит два триггера 1 .и 2, входную схему «И 3, управл ющую схему «И 4, инвертор 5 и формирователь 6 сброса.Each trigger group contains two triggers 1. And 2, an input circuit "And 3, a control circuit" And 4, an inverter 5 and a shaper 6 reset.

Если триггеры сброщены в нулевое состо ние , то па выходе схемы 4 присутствует логический нуль, который запрещает срабатываIf the triggers are reset to the zero state, then on the output of circuit 4 there is a logical zero, which prohibits the triggering