SU413518A1 - - Google Patents

Description

1one

Изобретение относитс  к радиоприему импульсных спг 1алов в асинхронных адресных системах св зи.The invention relates to the reception of pulsed LCRs in asynchronous address communication systems.

Известны селекторы  дерных групп импульсов , содержащие линии задержки, двухвходовые и многовходовые схемы совпадеии , логические элементы «ИЛИ, блоки вычитани , суммировани , умножени , дифференцировани , интегрировани  и одновибратор. Однако в известных устройствах при условии переменной длительности импульсов велика веро тность ложной селекции адреса. Это приводит к ошибкам в регистрации информации и тем самым отрицательно сказываетс  на точности селекции известных устройств.Known selectors of nuclear groups of pulses are known, which contain delay lines, two-input and multi-input coincidence schemes, OR logical elements, subtraction, summation, multiplication, differentiation, integration, and one-vibrator units. However, in the known devices, under the condition of variable pulse duration, the probability of false address selection is high. This leads to errors in the registration of information and thus adversely affects the accuracy of selection of known devices.

Иредложенное устройство отличаетс  тем, что в нем выходы первой и второй линий задержки соединены со входами соответствующих многовходовых схем совпадени , выходы которых подключены ко входам логических элементов «ИЛИ и блока вычитани , вход третьей линии задержки соединен с выходом первого логического элемента «ИЛИ, а ее выходы подключены к первым входам двухвходоБых схем совпадени , вторые входы которых соединены с выходом блока вычитани , вход блока суммировани  подключен к выходам двухвходовых схем совпадени , а его выход соединен с одним из входов блока интегрировани , выход которого подключен кThe proposed device differs in that in it the outputs of the first and second delay lines are connected to the inputs of the corresponding multi-input coincidence circuits, the outputs of which are connected to the inputs of the OR and subtracter logic blocks, the input of the third delay line is connected to the output of the first OR logic element, and the outputs are connected to the first inputs of two-input coincidence circuits, the second inputs of which are connected to the output of the subtraction unit, the input of the summation unit is connected to the outputs of the two-input coincidence circuits, and its output not with one of the inputs of the integration unit whose output is connected to

первому входу блока умножени . Вход одновибратора соединен с выходом второго логического элемента «ИЛИ, а его выход подключен к другому входу блока интегрировани  и ко входу блока диффереицироваин , выход которого соединен со вторым входом блока умножени .the first input of the multiplication block. The one-shot input is connected to the output of the second OR gate, and its output is connected to another input of the integration unit and to the input of the differential unit, the output of which is connected to the second input of the multiplication unit.

Это позвол ет повыси1ь веро тность правильного декодировани  информации и темThis allows the probability of correct decoding of the information and topics to be increased.

самым обеспечить высокую точность селекции .most ensure high accuracy of selection.

Иа чертеже представлена блок-схема предложенного устройства.The drawing shows a block diagram of the proposed device.

Устройство содержпт л1П1ин задержки 1-3,The device contains 1-1 delay 1-3,

двухвходовые схемы совпадени  4-7, многовходовые схемы совпадени  8, 9, блок умножени  10, логические элементы «ИЛИ 11, 12, блок вычитани  13, блок дифференцировани  14, одновибратор 15, блок интегрировани  16, блок суммнрованн  17.two-input matching circuits 4-7, multi-input matching circuits 8, 9, multiplier 10, logic elements OR 11, 12, subtraction unit 13, differentiation unit 14, one-shot 15, integrator 16, totalized block 17.

Работает предложепный селектор следующим образом.The proposed selector works as follows.

Импульсы адреса «единицы и «иу.т  поступают па декодер «единицы, состо щий изThe pulses of the address "one and" i. T come in decoder "one, consisting of

линии задержки 1 и схемы совпадени  9, и декодер «нул , состо щи из линии задержки 2 и схемы совпадеии  8. С выходов схем совпаденн  9 и 8 декодироваиные имиульсы через логический элемент «ИЛИ 11 поступают на линию задержки 3 с равносто щимиdelay line 1 and coincidence circuit 9, and the decoder "zero, consisting of delay line 2 and coincidence circuit 8. From the circuit outputs 9 and 8 coincide, the decoding emuls through the OR 11 gate arrive at the delay line 3 with equal

отводами, интервалы между которыми равпы интервалу выдачи двоичной цифровой информации . Таким образом, на отводах линии залЧержки 3 в момеит ирихода адресной груипы «единицы или «нул  существуют декодированные имнульсы «единицы илн «нул , ирин тые в предыдущие моменты времени.branches, the intervals between which the ravpa interval issuing binary digital information. Thus, on the taps of the line of the gate 3, in the momeite of the source address gate, the “unit” or “zero there are decoded impulses,“ unit or unit ”zero, irinated at previous times.

Так как трехнмпульсные адресные групны «единицы н «нул  формируютс  одним нередатчиком , нроход т но одной н той же трассе распространени  и используют дл  образовани  адресной грунны трехимпульсный адресный код, то на вг гходах соответствующих лТ,екодеров и на отводах линии задержки 3 оии имеют одинаковую форму.Since the three-pulse address groups "units of n-zero" are formed by one non-transmitter, the speed of one and the same propagation path and the three-pulse address code are used to form the address ground, on the terminals of the corresponding LTs, decoders and at the taps of the delay line 3 oi have the same form.

Декодированный имцульс «нул  вычитаетс  из декодированного имнульса «единицы в блоке вычитани  13. Результат вычитани  перемножаетс  на схемах совиадени  4-7 с предыдущими декодированными имнульсами «нул  и «единицы, существующими на отводах линии задержки 3. Результаты перемножени  с выходов схем совпадени  4-7 через блок суммировани  17 поступают иа вход блока интегрировани  16, занускаемого импульсом с выхода одповпбратора 15 и интегрирующего входной сигнал в течение времепи , равного длительности этого )Са.The decoded zero pulse is subtracted from the decoded impulse "units in subtraction unit 13. The result of the subtraction is multiplied in combination 4-7 with the previous decoded impedance" zero and "unit existing on the branches of the delay line 3. The results of the multiplication from the outputs of the matching circuit 4-7 through the summation unit 17, the input of the integration unit 16, driven by the pulse from the output of the output driver 15 and the integrating input signal during a time equal to the duration of this) Ca, is received.

Одновибратор 15 запускаетс  первым из прошедншх иа выход своего декодера импульсом «единицы или «пул . Длительность генерируемого импульса выбираетс  такой, чтобь усиели нронитегрироватьс  все импульсы , снимаемые с выходов схем совпадени  4-7.The one-shot 15 is started by the first of its decoder’s output of one or two pulses. The duration of the generated pulse is chosen such that the force will be assigned to all pulses taken from the outputs of the matching circuits 4-7.

Результат иитегрировапи  ностунает на блок умножени  10, откуда считываетс  положительным импульсом с выхода блока дифференцировани  14, возиикаюиитм в момеит окоичани  импульса, генерируемого одновибратором 15. Если декодировапиьп импульс «едишщы наиболее коррелирован с ранее декодированными имнульсами «нулей и «единиц , существующими иа равноотсто щих отводах лнппи задержки 3, то на выходе блока ум 1ожени  10 в момент считывани  будет ноложнтельный импульс. В случае же наибольщей коррел ции с иредыдуитими цмпул1 самиThe result of the pattern was multiplied by the multiplier 10, from where it was read by a positive pulse from the output of the differentiation by the fourteen subjects, the creators were the same as the ones that were the most correlated with the previously decoded impulses of "zero and one" of the entities. If delay delay 3 occurs, then at the output of the unit, the mind of Ten 10 at the time of reading will be a positive pulse. In the case of the greatest correlation with the previous ones,

«нул  на выходе блока умножени  10 в лгомснт отсчета будет отрнцательный имнульс.The zero at the output of the multiplication block 10 in the countdown count will be a negative impulse.

Таким образом зиак импульса на выходыThus, the pulse impulse output

блока умножени  10 позвол ет прин ть пралильиое реи1ение о передававщейс  цифровой информации.multiplier 10 makes it possible to receive a praliliy decision about the transmitted digital information.

Предмет изобретени Subject invention

Селектор адресных груип импульсов, содержан ий лииии задержки, двухвходовые и многовходовые схемы совпадени , логические «1ТЛИ, блоки вычитаии , суммироваии , умиожеии , диффере1ни1роваии , иитегрировани  и одповибратор, о т л и ч а ю щ и йс   тем, что, с целью повышени  точпости селекции , в пем выходы первой и второй линий задержки соедииепы со входами соответствуюн1их миоговходовых схем совиадени , выходы которых подключены ко входам логических элемеитов «ИЛИ и блока вычитани , вход третьей линии задержки соединен с выходом первого логического элемента «ИЛИ,The selector of the address group of pulses, the content of the delay line, two-input and multi-input coincidence circuits, logical "1 TLI, blocks of subtraction, summation, pleasing, differentiating, integrating and optimizing selection points, in the outputs of the first and second delay lines of the compilation with the inputs of the corresponding input miogovidovyh circuits, the outputs of which are connected to the inputs of logical OREITI and subtraction unit, the input of the third delay line is connected to the output of the first loop nical element "OR,

а ее выходы подключены к первым входам двухвходовых схем совпадени , вторые входы которых соедппепы с выходом блока вычптани , вход блока суммнровани  подключен к выходам двухвходовых схем совпадени , аand its outputs are connected to the first inputs of two-input matching circuits, the second inputs of which are connected to the output of the output unit, the input of the summation unit is connected to the outputs of the two-input matching circuits, and

его выход соединен с одним из входов блока интегрировани , выход которого иодключеи к первому входу блока умножени , вход од 10внбратора соединен с выходом второго логического элемента «ИЛИ, а его выход подключеп к другому входу блока интегрировани  и ко входу блока дифференцировани , выход которого соединен со вторым входом блока умиожени .its output is connected to one of the inputs of the integration unit, the output of which is connected to the first input of the multiplication unit, input 10 of the oscillator is connected to the output of the second OR gate, and its output is connected to another input of the integration unit and to the input of the differentiation unit, the output of which is connected to the second input of the unit of reconciliation.