SU291331A1 - DEVICE FOR DELAYING PULSES - Google Patents

Description

Изобретение относитс  к вычислительной технике. Устройство может быть использовано в аппаратуре дл  обработки дискретной информации.The invention relates to computing. The device can be used in equipment for processing discrete information.

Известно устройство дл  задержки импульсо ,в - регистр сдзига с двойным просчетом, построенный на потенциальных элементах.A device for delaying pulses is known, in a double-miscalculation register of sdziga, built on potential elements.

Предлагаемое устройство позво т ет снимать ннформацию о продвигающемс  импульсе без дополнительных эл ементов и использовать каждый разр д регистра дл  двукратной задержки. Оно отличаетс  тем, что в нем в известный регистр с двойным просчетом введены обратные св зи меж ду нолуразр дами.The proposed device allows one to remove information about the advancing pulse without additional elements and to use each register bit for a double delay. It is distinguished by the fact that in it a feedback between the duplicates is entered in a known register with a double miscalculation.

На фиг. 1 изображена блок-схема устройства; на фиг. 2 - функциональна  схема одного из разр дов; на фиг. 3 - .временные диаграммы сигналов.FIG. 1 shows a block diagram of the device; in fig. 2 - functional diagram of one of the bits; in fig. 3 - .time diagrams of signals.

Устройство состоит из разр дов 1-3, к которым подключены источники тактовых импульсов TI и Т-2. Каждый разр д состоит из двух полуразр дов € триггерами , 5)-5 и схемами совпадени  с инверсией «И-НЕ , , , 9i-9з (индексы обозначают принадлежность триггеров и схем «И-НЕ iK одному .из разр дов). Геометрическое расположение входов и выходов 10- 21 каждого разр да соответствует фиг. 1.The device consists of bits 1-3, to which the sources of clock pulses TI and T-2 are connected. Each bit consists of two half bits that are triggers, 5) -5, and schemes matching the inversion AND-NOT,,, 9i-9z (the indices denote the belonging of the triggers and the AND-NOT iK to one of the bits). The geometrical arrangement of the inputs and outputs 10-21 of each bit corresponds to FIG. one.

До подачи входного сигнала все триггеры в нулевом состо нии - на выходах 13 и 16 (фиг. 2) нулевой потенциал, на выходах 19, 15- единичный. На схемах совпадени  (их выходы условно lie обозначены дл  упрощени  чертежа) всех разр дов - единичные потенциалы (к1роме схемы 8 разр да 3, состо ние которой зависит от частоты тактовых импхльсов Тг), так как на них поданы запрещающие нулевые потенциалы с предыдущих триггеров или с последующих с помощью обратных св зей.Before the input signal is applied, all the triggers in the zero state are at the outputs 13 and 16 (Fig. 2) the zero potential, at the outputs 19, 15 is one. In the coincidence circuits (their outputs are conditionally lie marked to simplify the drawing) all bits are unit potentials (except for circuit 8, bit 3, the state of which depends on the frequency of clock impulses Tg), since they contain prohibiting zero potentials from previous triggers or followed by feedback.

Устройство работает следующим образом. Подачей на вход устройства (фиг. 1) единичного импульса (фиг. 3,о) начинаетс  первый цикл работы устройства - распространение единицы. При положительном импульсе по тактовому имлульсу Ti срабатывает схема совпадени  7 разр да 1 (сокращенно 7 фиг.The device works as follows. By applying to the device input (Fig. 1) a single impulse (Fig. 3, o) the first cycle of the device operation begins - the propagation of a unit. In the case of a positive pulse, according to the clock impulse Ti, the coincidence circuit 7 bit 1 is triggered (abbreviated 7 in FIG.

3,6), «и триггер 4 разр да 1 (сокращенно 4i) устанавливаетс  в единичное состо ние: с выхода 13 - «7, с выхода 19 - «О. Через врем  Т (фиг. 3) по тактовому импульсу Т2 срабатывает схема 9i (фиг. 3,в) и в «1 устанавливаетс  триггер 5. схема 7i «е срабатывает до сн ти  с нее разрешающего потенциала. Через врем  Г, по такту Т схема 7 (фиг. 3,2) устанавливает триггер 4 в состо ние «1. С него подаютс  разрешение на схему 8 и запрет на схему 9. По такту Гг схе .ма (фиг. 3, д устанавливает триггер б в состо ние «1, на схему 6 подаетс  разрешение , |на схему /2 - запрет « т. д. до установки в «1 триггера 5з. Таким образом, информаци  о пришедшей на вход единице проходит три разр да, вызыва  срабатывание в каждый момент только одной схемы совпадени , и .выходит со схемы 9з через интервал зремени 5Т (фиг. 3,эл:). Теперь, поскольку единичный выход триггера 5з соединен со схемой 6 начинаетс  второй цикл - продвижение нул . По такту Т срабатывает схема 5 (фиг. 3,а), триггер 4, устанавливаетс  в «О и .подает запрещаюший потенциал с выхода 13 на схему 9. Далее по такту TZ срабатывает только схема §1 (фиг. 3,к:), триггер 5 устанавливаетс  в «О 1И подает разрешающий потенциал на схему 7ь запрещающий - на схему 6i, следовательно , по такту Т можно заносить в устройство задержки новый импульс, отсто щий от первого на врем  8Г, определ емое количеством разр дов в устройстве задержки. Эю значит, что в устройстве задержки Могут распростран тьс , не вли   друг на друга, два импульса. Первый импульс, проход  второй цикл, устанавливает в «О триггеры, запрещает срабатывание предыдущих схем совпадени  установки в «О и разрешает установку ил в «1. Срабатывают схемы 6, 8 (фиг. 3,л,лг) i через врем  ЮГ-последн   схема совпадени  5з (фиг. 3,н), с которой можно брать отвод. Далее -срабатывает схема 5з (фиг. 3,п) - устройство устанавливаетс  в исходное состо ние , но выход схемы 83 использовать нельз , так как обратных св зей на нее не заведено. От триггера 4 в исходном состо нии подаетс  разрешающий потенциал, и по каждому импульсу такта Т она срабатывает. Таким образом, на оп исанном устройстве можно задержать импульс на ЮГ, причем без дополнительных элементов информаци  снимаетс  с Ю отводов дискретностью Г при минимальном периоде следовани  импульсов на входе ST. Предмет изобретени  Устройство дл  задержки импульсов на логических потенциальных элементах, выполненное в виде регистра сдвига с двойным просчетом, содержащего в каждом разр де два последовательно включенных триггера, на раздельных входах каждого из которых включены схемы «И-ПЕ, вторые входы которых объединены и подключены соответственно к источнику четных 1или нечетных тактовых импульсов, отличающеес  тем, что, с целью упрощени  устройства, в нем выходы второго триггера каждого разр да соединены с третьими входами схем «И-НЕ, включенных на одноименных входах первого триггера каждого разр да, а выходы первого триггера каждого разр да, кроме первого, соединены с третьи .ми входами схем «И-НЕ, включенных на входах второго триггера предыдущего разр да.3.6), “and trigger 4 bits 1 (abbreviated 4i) is set to one state: exit 13 -“ 7, exit 19 - “O. After time T (FIG. 3), clock circuit T2 is triggered by circuit 9i (FIG. 3c) and trigger 1 is set to "1" circuit 7i e does not operate before the resolving potential is removed from it. After time T, according to cycle T, circuit 7 (Fig. 3.2) sets trigger 4 to the state "1. The permission for scheme 8 and the prohibition for scheme 9 are sent from it. In accordance with the clock cycle Gg of the scheme (Fig. 3, e sets the trigger b to the state "1, permission is supplied to scheme 6, | to the scheme / 2 - the prohibition" t. Before setting to “1 flip-flop 5Z. Thus, the information about the unit that came to the input passes three bits, causing only one coincidence circuit to be triggered at each moment, and leaving the 9z circuit through the time interval 5T (Fig. 3, el :). Now, since the unit output of the trigger 5z is connected to the circuit 6, the second cycle starts - the advance is zero. Heme 5 (Fig. 3, a), trigger 4, is set to " O and. supplies the inhibitory potential from output 13 to circuit 9. Next, in step TZ, only the circuit §1 is triggered (Fig. 3, k :), trigger 5 is set In "O 1I, the permissive potential is applied to circuit 7b prohibiting" to circuit 6i, therefore, according to tact T, a new impulse can be entered into the delay device, which is separated from the first one by 8G, determined by the number of bits in the delay device. It means that two impulses can propagate without affecting each other in the delay device. The first impulse, the second cycle, sets in “O triggers”, prohibits the triggering of the previous schemes of the installation in “O” and allows the installation of sludge in “1. The circuits 6, 8 (Fig. 3, l, lg) i are triggered through the time of the SOUTH-last coincidence circuit 5h (Fig. 3, n) from which it is possible to take a tap. Further, the 5z circuit (Fig. 3, p) is operated — the device is reset, but the output of the circuit 83 cannot be used, since no feedback has been provided to it. From the trigger 4 in the initial state, the resolving potential is applied, and for each pulse of clock cycle T it is triggered. Thus, on an opted device it is possible to delay the impulse on the SOUTH, and without additional elements the information is removed from the Yu tap by the discreteness of T with the minimum period of impulses following the input ST. The subject of the invention A device for delaying pulses on logical potential elements, made in the form of a double miscalculation shift register, containing in each bit two successively connected flip-flops, on separate inputs of each of which I-PE circuits are included, the second inputs of which are combined and connected to the source of even 1 or odd clock pulses, characterized in that, in order to simplify the device, in it the outputs of the second flip-flop of each bit are connected to the third inputs of the AND-NOT, including ennyh on the homonymous input of the first flip-flop of each bit, and outputs of the first flip-flop of each bit other than the first, connected to the third input circuits .mi "AND-NOT included at the inputs of the second flip-flop of the previous discharge.

21 21