SU287422A1 - ANALOG-DIGITAL CONVERTER - Google Patents

Description

Изобретение относитс  к аналого-цифровым нреобразовател м непрерывны.х или импульсны .х случайиы.х сигналов, широко используемым в различных област х радиотехники и, в особенности, в  дерной радиоэлектронике в качестве в.ходиого устройства дл  многоканальных амплитудных анализаторов.The invention relates to analog-to-digital converters of continuous or pulsed random signals, widely used in various fields of radio engineering and, in particular, in nuclear electronics as a mobile device for multi-channel amplitude analyzers.

Известен аналого-цифровой преобразователь (ЛиП), сздержчщий лииейно-нролускающнй каскад, зар дное устройство, иодключениое к амплитудному компаратору, второй вход которого соединен с преобразователем цифрааналога , входы которого соединены е выходами регистра адреса, и содержащий также блок уменьшени  дифференциальной нелинейности, включающий в себ  донолнительный регистр, преобразователь, соединенный с этим регистром , причем выход преобразовател  соеди} ен со входом суммирующего усилител , включенного между лннейно-нропускающнм каскадом и зар дным устройством, а выходы регистра адреса и дополнительного регистра соединены со входами суммирующего регистра .The analog-to-digital converter (LIP) is known, holding a linear-controlling cascade, charging device and connecting to an amplitude comparator, the second input of which is connected to the digital-analog converter, the inputs of which are connected to the outputs of the address register, and also containing a block for reducing the differential nonlinearity, including A further register, a converter connected to this register, with the output of the converter connected to the input of a summing amplifier connected between the linear-transmitting cascade and charging device, and the outputs of the register of the address and the additional register are connected to the inputs of the summing register.

Недостатком этого преобразовател   вл етс  его громоздкость и сложность.The disadvantage of this converter is its bulkiness and complexity.

Цель изобретени  - упрощение схемы. Достигаетс  это тем, что в иредложенном прсобразователе его выход через инвертор лодключен к одному из входов амилитудногоThe purpose of the invention is to simplify the scheme. This is achieved by the fact that, in the proposed generator, its output through the inverter is connected to one of the inputs

комнаратора, друго вход которого соедннсн с генератором иилообраз)юго напр жени , а выход комнаратора соединен с управл ющим входом схемы пропускани  н со входом запуска генератора пилообразного нанр жени  через триггер, запускаемый снадом выходного импульса дискриминатора интервала разр да .The unit has the other input connected to the generator and image of the south voltage and the output of the unit is connected to the control input of the transmission circuit to the start input of the sawtooth generator through a trigger triggered by the discharge pulse of the discharge interval discriminator.

На фиг. 1 представлепа блок-схема предложенного АЦП; на фнг. 2 - электрическа  схема линейно-пропускающего каскада, суммирующего усилител  и зар дного устройства; на фиг. 3 - временна  диаграмма, по сн юща  работу АЦП.FIG. 1 is a block diagram of the proposed ADC; on fng. 2 is an electrical circuit of a linear-transmissive cascade, summing amplifier, and charging device; in fig. 3 is a timing diagram explaining the operation of the ADC.

Линейно-нроиуекающий каекад / соединен со входом суммирующего усилител  2, выход которого нодключен через зар дно-разр дное устройство 3 к дискриминатору 4 интервала разр да. Генератор 5 кодовых имиульеов и дискримииатор 4 подключены ко входам схемы 6 нропускаии , выход 7 которой соедин етс  с адресным счетчиком. Регистр S св зан с преобразователем 9 цифра-аналог, выход которого иодключен ко второму входу усилител  2 и к инвертору 10. Инвертор 10 соединен с одним из входов амплитудного компаратора 11, выход которого соединен с триггером 12. Триггер 12 управл ет генератором пилообразного напр жени  13, нодключенного своим выходом ко второму входу компаратора 11, и схемой 6 совпадени . Преобразователь работает следующим образом . Входной сигнал через линейно-пропускающий каскад 1 и суммирующий усилитель 2 поступает в зар дно-разр дное устройство 3. Дискриминатор 4 интервала разр да формирует импульс, длительность которого пропорциональна амплитуде входного сигнала. Выходы дискриминатора 4 и генератора 5 кодовых импульсов соединены со входами схемы пропускани , на выходе 7 которой образуетс  «пачка импульсов с частотой генератора 5, равиа  по длительности импульсу дискримпнатора 4. Состо ние регистра 8, т. е. код Л, записанный в нем, измен етс  но пропзвольному закону. С выхода преобразовател  9 напр жение UD подаетс  на второй вход суммирующего усилител  2. Через инвертор 10 напр жение D поступает на амплитудный компаратор 11. Триггер 12 запускаетс  дискриминатором 4, и от генератора 13 пилообразного напр жени  на второй вход компаратора 11 начинает поступать линейно-измен ющеес  напр жение UD в момент равенства напр же кий УП и 6о сигналом компаратора // триггер 12 возвращаетс  в исходное состо ние. Импульс , пропорциональный по длительности напр жению UD, поступает на третий вход схемы 6 н «пачка импульсов генератора 5 снова поступит на выход 7, который соединен со входом регистра адреса (на схеме не показан ). Итак, мы вначале подали с выхода 7 в РА единичный последовательный код М+Д и затем, после окончани  преобразоваин  сигнала Цч -i-t/D в код, добавили в РА код Д, ирнчем, в отличие от прототипа, в результате этого Б РА будет образовыватьс  ие «истиниый кодМ, а код/И + Р, где Р -2, т. е. вс  шкала АЦП «сдвинетс  вправо на 2 каналов, где п - число разр дов регистра 8. Этот сдвиг посто нен, не зависит от кода в регистре 8 и его легко учесть ирн регулировке соответствующим смещением начальной точки шкалы АЦП. Такое построение блока уменьшени  дифференциальной нелинейности не требует большого количества оборудовани  и значительно проще известного. Вариант электрической схемы некоторых узлов предложенного АЦП, приведенный на фиг. 2, нредставл ет интерес дл  рассмотрени  работы преобразовател  по блок-схеме фиг. 1. Входной сигнал отрицательной нол рности со входа через резистор 14 поступает в базу транзистора 15, который вместе с траизисторами 16, 17, 18 и 19 образует сумкирующий усилитель 2, линейно-ироиускающий каскад 3 и зар дное устройство. В исходном состо нии транзистор 16 открыт, г 19 - закрыт соответствующим потенциалом, управл ющим пропусканием сигналов (вход 20-база транзистора 19. Благодар  100%-ной отрнцатель-ной обратной св зи (когда сопротивление резистора 14 равно сопротивлению резистора 21} коэффициент усилени  суммирующего усилител  равеи 1. Резистор 22 онредел ет коэффициент уснлени  дл  напр жени  «добавки с выхода преобразовател  9 н его сопротивление обычно значительно больше сопротивлени  резисторов 14 и 21. Под воздействием внешиего управл юшего импульса в момент вершииы входного сигнала транзистор 19 открываетс , и ток транзистора 23 нротекает теперь через диод 24. При этом иотеициал эмиттера транзистора 17 становитс  ниже исходиого (см. эпюру /на фиг. 3). Так как ток транзистора 19 больше тока транзистора 25 диод 26 закрываетс  и напр жение в эмиттере транзистора 18 возрастает до тех нор, пока оно не станет равно входному (на клемме 13). Резистор 27 имеет то же соиротивлеиие, что и резисторы 21 и 14. Этим обеспечиваетс  иеизменность входного сонротивлени  схемы нри различных состо ни х (иропускание или запрет-в зависимости от потенциала на входе 20), что существенно при новышенин загрузки , а также авто.матически обеспечиваетс  посто нство коэффициента делени  напр жени  от преобразовател  9 на делителе: резистор 22 - входное сопротивление схемы. Эмиттерный ток транзистора 17 зар жает запоминающий конденсатор 28 через повторитель 29 тока. Генератор тока разр да на транзисторах 30 и 31 обеспечивает линейный разр д коиденсатора 28. Имнульс, пропорциональный но длительности амплитуде входного сигнала, формируетс  дискриминатором нптервала лннейного разр да 4 (см. элюру 2 на фиг. 3). От генератора кодовых имлульсов на схему 6 пропускани  поступает непрерывна  последовательность импульсов и только на врем  длительности импульса дискриминатора 4 схема 6 часть из них проиускает на выход 7, подключенный ко входу адресного счетчика (эпюры 3, 4 1 5). Задним фронтом импульса дискриминатора 4 запускаетс  триггер 12 на туннельном диоде 32. Транзистор 33 открываетс , и конденсатор 34 зар жаетс  носто нным током. Амплитудиый компаратор на транзисторах 35, 36 и 37 к исходном состо нии устанавливаетс  так, чтобы проводил транзистор 36. При зар де конденсатора 34 коллекторным током транзистора 33 фиксирующий диод 38 закрываетс , и напр жение на базе транзистора 35 возрастает но линейному закону до тех пор, пока транзистор 35 не откроетс , что приводит к иеребросу триггера 12 в исходное состо ние. Конденсатор 34 перезар жаетс  через резистор 39 до тех пор, пока диод 38 снова не откроетс . Благодар  инвертору 10 временной интервал от иуска триггера 12 н генератора 13 до момента срабатывани  компаратора и, следовательно , возврата триггера на туннельном диоде 32 в исходное состо ние оказываетс  тем меньше, чем больше напр жение на выходе преобразовател  9. Длительность же импульса дискриминатора 4 наоборот становитс  тем больше, чем больше напр жение па выходе преобразовател  9. Временной интервал триггера 12 преобразуетс  в код на выходе схемы 6 аналогично тому, как это происходило с интервалом дискриминатора 4. Таким образом , мы по одной и той же цепи, независимо от состо ни  регистра 8, «досчитываем в адресном счетчике такую «пачку импульсов , котора  в сумме с «лишпими (из-за добавлени  напр жени  от преобразовател  9 через резистор 22) импульсами в коде амплитуды сигнала дает посто нную величину, не завис щую пи от амплитуды сигнала, ни от состо ни  регистра 8.A linear-nuccade caecad / is connected to the input of summing amplifier 2, the output of which is connected via charge-discharge device 3 to the discriminator 4 of the discharge interval. The code 5 code generator and the discriminator 4 are connected to the inputs of the transmission circuit 6, the output 7 of which is connected to the address counter. The register S is connected to the converter 9 a digital analogue, the output of which is connected to the second input of the amplifier 2 and to the inverter 10. The inverter 10 is connected to one of the inputs of the amplitude comparator 11, the output of which is connected to the trigger 12. The trigger 12 controls the sawtooth generator 13, connected by its output to the second input of the comparator 11, and the matching circuit 6. The Converter operates as follows. The input signal through the linear-transmission cascade 1 and the summing amplifier 2 enters the charge-discharge device 3. The discriminator 4 of the discharge interval generates a pulse whose duration is proportional to the amplitude of the input signal. The outputs of the discriminator 4 and the generator 5 of code pulses are connected to the inputs of the transmission circuit, the output 7 of which forms a “burst of pulses with a frequency of generator 5, equal to the duration of the discriminator pulse 4. The state of the register 8, i.e. the code L recorded in it, is changed but by proprietary law. From the output of the converter 9, the voltage UD is fed to the second input of summing amplifier 2. Through the inverter 10, voltage D is fed to amplitude comparator 11. Trigger 12 is triggered by discriminator 4, and linear voltage is applied to second input of comparator 11 from generator 13 The voltage UD at the moment of equality is equal to the voltage of the UE and 6 o by the signal of the comparator // trigger 12 returns to the initial state. A pulse proportional in duration to the voltage UD is fed to the third input of the 6n circuit. A packet of impulses of the generator 5 will again arrive at output 7, which is connected to the input of the address register (not shown in the diagram). So, we first filed a single sequential code M + D from output 7 into RA, and then, after the conversion of the signal Tsch-it / D into the code was completed, we added code D to RA, Irnch, unlike the prototype, as a result the “true coding” is formed, and the code / I + P, where P -2, i.e., the entire ADC scale “will shift to the right by 2 channels, where n is the number of register bits 8. This shift is constant, does not depend on the code in register 8 and it is easy to take into account irn adjustment by the corresponding offset of the starting point of the ADC scale. Such a construction of a block for reducing the differential nonlinearity does not require a large amount of equipment and is much simpler known. The electrical circuit variant of some nodes of the proposed ADC, shown in FIG. 2 is of interest to review the operation of the converter according to the flowchart of FIG. 1. The negative-zero input signal from the input through the resistor 14 enters the base of the transistor 15, which, together with traisistor 16, 17, 18 and 19, forms a bag amplifier 2, a linear-emitting stage 3 and a charger. In the initial state, the transistor 16 is open, g 19 is closed by the corresponding potential controlling the transmission of signals (input 20 is the base of the transistor 19. Thanks to 100% positive feedback (when the resistance of the resistor 14 is equal to the resistance of the resistor 21} of the summing amplifier 1. Resistor 22 determines the uspension coefficient for the voltage of the “additive” from the output of the converter 9 and its resistance is usually much greater than the resistance of resistors 14 and 21. Under the influence of an external control pulse in the mu The input signal transistor 19 opens, and the current of transistor 23 now flows through diode 24. At the same time, the emitter potential of emitter of transistor 17 becomes lower than the current value (see plot / in Fig. 3). Since the current of transistor 19 is greater than the current of transistor 25, diode 26 closes and the voltage at the emitter of transistor 18 rises until it becomes equal to the input (at terminal 13). Resistor 27 has the same alignment as resistors 21 and 14. This ensures that the input response of the circuit is variable in different states ( Transmission or rejection t-depending on the potential at the input 20), which is significant when the load increases, as well as automatically. the constant dividing ratio of the voltage from the converter 9 on the divider is provided: resistor 22 is the input resistance of the circuit. The emitter current of transistor 17 charges the memory capacitor 28 through the current repeater 29. The discharge current generator on transistors 30 and 31 provides a linear discharge for the co-agent 28. An impulse proportional to the duration of the amplitude of the input signal is formed by the discriminator of the terminal bit 4 (see elura 2 in Fig. 3). From the code-generator generator to the transmission circuit 6, a continuous sequence of pulses arrives and only for the duration of the discriminator 4 pulse duration, circuit 6 produces some output connected to the input of the address counter (plots 3, 4 1 5) at output 7. The falling edge of the discriminator 4 triggers the trigger 12 on the tunnel diode 32. The transistor 33 opens, and the capacitor 34 is charged with a constant current. The amplitude comparator in transistors 35, 36 and 37 to the initial state is set so that the transistor 36 conducts. When the capacitor 34 is charged with the collector current of transistor 33, the clamping diode 38 closes and the voltage at the base of transistor 35 increases but linearly until until the transistor 35 is opened, which causes the power switch trigger 12 to its initial state. The capacitor 34 is recharged through the resistor 39 until the diode 38 is opened again. Due to inverter 10, the time interval from trigger triggering 12 n generator 13 until the comparator is triggered and, therefore, the trigger on tunnel diode 32 returns to its initial state is smaller, the larger the voltage at the output of converter 9. The pulse duration of discriminator 4, on the contrary, becomes the greater, the greater the voltage on the output of the converter 9. The time interval of the trigger 12 is converted into the code at the output of circuit 6 in the same way as it did with the interval of the discriminator 4. Thus , we are on the same circuit, regardless of the state of register 8, "we count in the address counter such a" pulse packet, which in total with "extra (due to the addition of voltage from converter 9 through resistor 22) pulses in the amplitude code the signal gives a constant value, independent of pi on the amplitude of the signal, nor on the state of register 8.

На фиг. 3 приведены эпюры дл  двух различных значений напр жепи  па выходе цифро-апалогового преобразовател  9. Эпюры 7а и 76 показывают, что длительность импульса триггера 12 уменьшаетс  при увеличении (б) напр жени  «добавки от преобразовател  9.FIG. Figure 3 shows the diagrams for two different values of the voltage of the output of the digital-analog converter 9. Diagrams 7a and 76 show that the pulse duration of the trigger 12 decreases with increasing (b) voltage of the "additive" from the converter 9.

Необходимо отметить еще одну особенность предложенного АЦП. Известно, что дифференциальна  нелинейность АЦП по .методу взвешивани  достигаетс  даже при очень тшательном подборе элементов при числе уровней квантовани  (каналов) в несколько тыс ч величииы пор дка 30-40%. АЦП по методу последовательного счета прл том же числе каналов имеет дифференциальную нелинейность на нор док меньше (). Ноэтому дл  дальнейшего ее снижени  (до 0,1 - 0,2%) достаточно иметь всего 4-ь5-разр дный регистр 8. Нри этом предполагаетс , что дифференциальна  нелинейность преобразовател  зависит главным образо1М от вли ни  коррелированных помех и паводок со стороны адресного счетчика на дискриминатор 4. Нроведенные исследовани  и эксперпмеиты подтверждают этот вывод. При 4-разр дном регистре 8 дифференциальна  нелинейность уменьшаетс  примерно в 10 раз. Если генератор 5  вл етс  ждущнм, то нмпульс триггера 12 подаетс  на его повторпый запуск после окончани  преобразованн  каждого входного сигнала .It should be noted another feature of the proposed ADC. It is known that the differential nonlinearity of the ADC using the weighing method is achieved even with a very careful selection of elements with the number of quantization levels (channels) of several thousand magnitudes of the order of 30-40%. The ADC according to the method of sequential counting with the same number of channels has a differential nonlinearity that is a norm less (). Therefore, to reduce it further (to 0.1–0.2%), it is enough to have a 4-bit-5-bit register 8. In this case, it is assumed that the differential non-linearity of the converter depends mainly on the influence of correlated interference and the flood from the address counter. discriminator 4. The newly established studies and expert experts confirm this conclusion. With a 4-bit register 8, the differential non-linearity is reduced by about 10 times. If generator 5 is idle, then the pulse pulse of trigger 12 is applied to restart it after the conversion of each input signal has been completed.

Предложенный АЦП может быть использоваи в качестве прецизионного входного устройства дл  многоканальных амнлптудных анализаторов  дерной физики, в особенности при работе с полупроводииковыми детектора .ми частиц и квантов.The proposed ADC can be used as a precision input device for multichannel amplification analyzers of nuclear physics, especially when working with semiconductor detectors of particles and quanta.

Предмет изобретени Subject invention

Аналого-цифровой преобразователь, содержащпй линейно-пропускающнй каскад, выход которого через суммирующий усилитель и зар дно-разр дную цепь запоминающего конденсатора соединеи со входом дпскримииатора интервала разр да: выход последнего подключен к управл ющему входу схемы пронускани , соединенной с выходом генератора кодовых имиульсов, другой вход суммирующего усилител  подключен к выходу преобразовател  цифра-аналог, отличающийс  тем, что, с целью повышени  точности преобразовани , он содержит инвертор, компаратор, триггер и генератор пплообразного напр жени , причем выход иреобразовател  цифра-аиалог через инвертор подключен к одному входу компаратора , другой вход которого соединен с генератором пплообразного напр жени , а выход - со входом триггера; другой вход иоследнего подключен к выходу дискриминатора, а выход-ко входу запуска генератора пилообразного напр жени  н другому входу схемы нропускани .An analog-to-digital converter containing a linear-transmissive cascade whose output through a summing amplifier and charge-discharge circuit of a storage capacitor is connected to the input of a bit interval detector: the output of the latter is connected to the control input of an injection circuit connected to the output of a code emulsion generator, Another input of the summing amplifier is connected to the output of a digital analogue converter, characterized in that, in order to increase the accuracy of the conversion, it contains an inverter, comparator, trigger pploobraznogo voltage generator, the output of digital-to-ireobrazovatel aialog connected through an inverter to one input of a comparator, the other input of which is connected to the generator pploobraznogo voltage, and an output - to the input of flip-flop; the other input and the last one are connected to the discriminator's output, and the output to the start-up input of the saw-tooth generator on another input of the tracking circuit.