SU1753477A1 - Устройство управлени сегментированной пам тью многопроцессорной системы - Google Patents

Description

непосредственного движени  потока управл ющей информации в системе.

Проблема обработки множества одновременных .запросов от группы процессоров и устройства ввода-вывода, реализующих процедуру внутрисистемных обменов информации двух указанных уровней может стать острой, в то врем  как на- л ичие ненулевого списка запросов от локальных процессов обработки допускает некоторую степень свободы при назначении приоритета доступа активным элементам МПС, при которой число возможных конфликтов при обращении к пам ти могло быть существенно снижено.

Блок управлени  пам ти к множеству по числу процессоров в системе, сегментов пам ти включает соответствующее множество hap независимых коммутаторов св зи. Первый из пары коммутаторов включен к магистральным усилител м локальной шины привилегированного процессора, а второй , объединенный по входам с другими в пределах упом нутого множества, упор дочено св зан со стробирующим выходом бло- ка арбитра стандартной шины и оконечными коммутаторами процессоров и устройств ввода-вывода.

Под управлением задающего слова цикла процессора допустим непосредственный выбор первого из пары упом нутых коммутаторов дл  доступа в собственный сегмент пам ти (вход с предпочтением) либо через состо ни  обобществленного выхода оконечных коммутаторов - монопольный об- мен задающими сигналами процессоров и устройств ввода-вывода с лини ми стандартной общей шины, реализуетс  установкой традиционных операций (формирование запроса шины, прием подтверждени  захвата шины, отпускание шины) активных элементов с блоком арбитра шины, чьи состав, организаци  взаимодействи  и совокупность используемых входных флагов  вл ютс  общеприн тыми - доступ в произвольно адре- суемый сегмент пам ти (вход по запросу). Установление обращени  через выбранный коммутатор св зи входа по запросу без временных потерь имеет место только при отсутствии одновременного цикла от входа с предпочтением в указанный сегмент пам ти .

Диалоги информационными сообщени ми пам ти С активными элементами МПС при динамическом планировании и подза- писи пакетов программ и данных наход тс  в ведении условий текущего состо ни  процесса с учетом факторов: глубина списка отобранных в пам ть активных свободных заданий при достаточно большой информа-

ционной св зности программных сегментов не может быть значительной, а число элементов списка частных задач на отдельных участках обработки уступает числу локальных процессов; прогнозирование очередности завершени  локальными процессами своих текущих заданий затруднительно .

Как следствие, локальному процессу обработки , завершившему текущее задание и не получившему возможность захвата программы подготовленной ветви задачи из собственного сегмента пам ти, предопределены либо длительный интервал ожидани  размещени  активного шага работы при сохранении приоритетного режима обращени , либо при захвате очередной свободной ветви задачи из несобственного сегмента многократные взаимодействи  с пам тью с использованием входа по запросу. Информационные обмены посредством шины св зываютс  с ростом задержек на разрешение конфликтов одновременного доступа к сегментам пам ти и от гощаютс  временными издержками реализации независимых по сути процедур обработки и подзаписи ин- формацинных пакетов планируемых задач в последовательном канале общей шины.

Основным недостатком известного блока управлени  сегментированной пам ти следует считать низкое быстродействие при инициализации локальным процессом обработки программного пакета и пакета дан- ных свободной ветви задачи, распределенных в несобственный сегмент пам ти, вытекающее из условий динамического планировани  сопр женным процессом активных свободных ветвей задачи, а также асинхронности в реализации св занных заданных заданий и выражающихс  в согласовании опережающего распределени  по сегментам пам ти списка заданий в соответствии с реально устанавливающимс  пор дком завершени  локальных процессов обработки.

Наиболее близким к предлагаемому  вл ютс  блоки управлени  сегментированной пам ти, включающие в себ  группы коммутаторов св зи дл  обращений в подобласти хранени  с функционально однородных входов.

На фиг. 1 дана схема известного устройства .

Схема прототипа (фиг. 1) содержит N блоков 1 пам ти, коммутаторов 2 и 3 св зи, дешифраторы 4 и 5, блоки 6 и 7 управлени , формирователи 8 и 9 импульсов, элементы ИЛИ-НЕ 10 и 11 и схему 12 сравнени , управл ющий вход которой соединен с входом нулевого потенциала устройства, выход соединен с первыми входами условий запуска блока 6 управлени  и блока 7 управлени , первый выход которых  вл етс  соответственно первым 13 и вторым 14 выходами Ожидание устройства, вход запроса блоков 6 и 7 управлени  соединен соответственно с выходом формировател  8 или 9 импульсов, первые информационный вход и второй информационный вход схемы 12 сравнени  соединены соответственно с первым входом 15 Адрес и с вторым входом 16 Адрес старших разр дов устройства совместно с информационными входами дешифраторов 4 и 5, i-e выходы которых соединены с управл ющим входом соответственно 1-го первого коммутатора 2 св зи и 1-го второго коммутатора 3 св зи, которые первым информационным входом соединены соответственно с вторыми выходами блоков 6 и 7 управлени , вторым информационным входом соединены соответственно с первым входом 17 Чтение-запись и вторым входом 18 Чтение-запись и вторым входом 18 Чтение-запись и вторым входом 18 Чтение-запись устройства, третьим информационным входом соединены соответственно с одноименными позици ми первого входа 15 Адрес и второго входа 16 Адрес младших разр дов устройства , а первым входом-выходом - с одноименными позици ми первого входа-выхода 19 Данные и второго входа- выхода 20 Данные 20 устройства. Вход формировател  8 импульсов соединен с первым входом 21 Выбор пам ти устройства и с первым входом элемента ИЛИ-НЕ 10, вход формировател  9 импульсов соединен с вторым входом 22 Выбор пам ти устройства и с первым входом элемента ИЛИ-НЕ 11, выход элементов ИЛИ-НЕ 10 и 11 соединен с вторым входом условий запуска соответственно блоков 6 и 7 управлени  совместно с вторым входом элемента ИЛИ- НЕ 11 и элемента ИЛИ-НЕ 10, а i-й блок 1 пам ти соединен первым входом обращени  с первым выходом соответствующего коммутатора 2 св зи, вторым входом обращени  - с первым выходом соответствующего коммутатора 3 св зи, первым входом чтени -записи - с вторым выходом соответствующего коммутатора 2 св зи, вторым входом чтени -записи - с вторым выходом соответствующего коммутатора 3 св зи, первым адресным входом - с одноименными позици ми третьего выходам соответствующего коммутатора 2 св зи, вторым адресным входом - с одноименными позици ми третьего выхода соответствующего коммутатора 3 св зи, первым информационным входом-выходом - с одноименными

позици ми второго входа-выхода соответствующего коммутатора 2 св зи и вторым ин- формационным входом-выходом - с одноименными позици ми второго входа- выхода соответствующего коммутатора 3 св зи.

Двоичные состо ни  кодовых комбинаций , поступающих на входы 15, 17 и 21, устанавливаютс  уровн ми задающих сиг0 налов, например, цепей контроллера планировани  частных задач, а на входах 16, 18 и 22 - от линий стандартной шины, св зывающей процессоры обработки (не показаны) Прототип работает следующим обра

5 зом.

При обращении к пам ти каждый процессор обработки производит операции с шиной и, получив подтверждение на захват, устанавливает на многопозиционном входе

0 16 код, на входе 18 - состо ние, определ ющее направление передачи информации (с входа-выхода 20 в блок 1 пам ти дл  Лог. О, из блока на вход-выход 20 дл  Лог. 1 последнего), а на входе 22 - задающий сиг5 нал низкого уровн  потенциала, интерпретирующий указанный код в качестве адреса  чейки.

Дл  начинающего обращени  код адреса старших разр дов с входа 16 воздейству0 ет на информационный вход дешифратора 5 и на второй информационный вход схемы 12 сравнени , устанавлива  один из уровней счигнала на выходе ее и производ  инициализацию (выставление низкого уровн  на

5 выходе) определенного выхода дешифратора 5. Установление сигнала Выбор пам ти на входе 22 приводит к срабатыванию формировател  9 импульсов и при Лог. О на выходе элемента ИЛИ-НЕ 10 к по влению

0 Лог. 1 на выходе элемента ИЛИ-НЕ 11. Этот уровень независимо от состо ни  выхода схемы 12 сравнени  определит собой подтверждение действи  выского уровн  сигнала на выходе 14 устройства и прекра5 щение действи  высокого уровн  на втором выходе блока 7 управлени  - ситуаци  доступ к пам ти - на интервале активного состо ни  (Лог. О сигнала) на входе запроса блока 7 управлени .

0 Другим определ ющим уровнем, однозначно влекущим за собой беспреп тственное установление ситуации доступ к пам ти,  вл етс  сигнал Лог 1 на выходе схемы схемы 12 сравнени .

5 В цикле обращени , в случае одновременного присутстви  Лог. О на обоих входах условий запуска блока 7 управлени  (дл  другого обращени , вызванного заданием инициализирующего сигнала на входе 21 блока 6 управлени ) - результат присутстви  идентичных кодовых комбинаций на одноименных позици х первого и второго информационных входов схемы 12 сравнени  при установлении сигнала Выбор пам ти на интервале продолжающегос  доступа к пам ти от запроса на симметричном входе 21 (22) - блок 7 управлени  (6) оказываетс  заблокированным и на первом выходе его будет выставлен уровень Лог. О, а на втором выходе - уровень Лог. 1.

Сигнал Лог. О воздействует на первые информационные входы коммутаторов 3 св зи и в 1-м на них с установленным низким уровнем сигнала на управл ющем входе собственно определит выставление Лог. О на второй вход обращени  передачи кодовой комбинации позиций входа 16 младших разр дов на второй адресный вход, а состо ни  входа 18 - на второй вход чтени -записи hro блока 1 пам ти, задав при этом поступление данных с входа-выхода 20 на второй информационный вход-выход блока либо в противоположном направлении соответственно состо нию на втором информационном входе коммутатора 3 св зи.

Продолжительность цикла обращени  св зываетс  с состо нием сигнала Ожидание , который активным (низким) уровнем на выходе 14(13) укажет через линию общей шины процессору обработки (непосредственно контроллеру планировщику заданий и ввода-вывода) необходимое число тактов ожидани  при сохранении в этих тактах совокупности задающих сигналов в неизменности . Момент окончани  цикла определ етс  приоритетным процессором обработки посредством сн ти  с Сгнала Выбор пам ти на входе 22 (соответственно контроллером через вход 21), вследствие чего последовательно переключаютс  формирователь 9(8) импульсов и блок 7(6) управлени , закрыва  1-й коммутатор 3(2) св зи, и восстанавливаетс  низкий уровень сигнала на выходе элемента ИЛИ-НЕ 11(10),

В отсутствии любого из симметричных обращений к пам ти оба сигнала входов 21 и 22 наход тс  в состо нии Лог. 1 и обеспечивают через первые входы одновременное присутствие Лог. О на выходах элементов ИЛИ-НЕ 10 и 11. Опережающее изменение одного из сигналов Выбор пам ти совместно с сохранением ЛОг. О на втором входе элемента ИЛИ-НЕ вызовет передачу Лог. 1 на его выход, котора  сохранитс  на всем интервале обращени  и обеспечит Лог. О на выходе другого плеча в св зке двух элементов ИЛИ-НЕ 10 и 11.

Восстановление на выходе элемента ИЛИ-НЕ 10 уровн  Лог. О на интервале задержанного обращени  по активному сигналу Выбор пам ти с входа 22 создает услови  формировани  на выходе элемента ИЛИ-НЕ 11 уровн  Лог. 1 и предоставл ет в ситуаци х одновременно либо с неболь5 шим смещением во времени существующих обращений к  чейкам, расположенным в одном и том же блоке 1 пам ти, чередующиес  доступы в ту же самую область хранени  от совокупностей активных уровней сигналов

0 на симметричных входах 15, 17, 21 и 16, 18, 22.

Указанный режим коммутации в доступах к пам ти, устанавливаемых по уровн м задающих сигналов от входов 15, 17 и 21,

5 выполн етс  аналогично.

При динамическом распределении программных сегментов (когда свободные процессоры самосто тельно назначают себе дл  реализации готовые к исполнению вет0 ви общей программы в отсутствие принудительной синхронизации текущих обменов) допустима ситуаци , при которой блок управлени  сегментированной пам тью получает следующую одновременно либо

5 непосредственно друг за другом пару обращений в совпадающую область пам ти, одно из которых сформировано независимо от условий возможного конфликта доступа из имеющейс  совокупности запросов локаль0 ных процессов.

Недостатком прототипа  вл етс  невысокое быстродействие при динамическом назначении локальными процессами программных сегментов, поскольку текущие ус5 лови  дл  возможного предотвращени  конфликта по обращени м в пересекающиес  области пам ти при назначении приоритета запросов в одном из асинхронных потоков информационных обменов не могут

0 быть учтены и использование монопольного режима в каких-либо сеансах обмена дл  другого потока затруднительно.

Целью изобретени   вл етс  повышение быстродействи .

5 Поставленна  цель достигаетс  тем, что в устройство управлени  сегментированной пам тью многопроцессорной системы, содержащее группу блоков пам ти, две группы коммутаторов св зи, два дешифратора,

0 два блока управлени , два формировател  импульсов, два элемента ИЛИ-НЕ и схему сравнени , выход которой подключен к первым входам условий запуска первого и второго блоков управлени , первые выходы

5 первого и второго блоков управлени  подключены соответственно к первому и второму выходам ожидани  устройства, входы запроса первого и второго блоков управлени  соединены соответственно с выходом дервого и второго формировател  импульсов , входы которых соединены соответственно с первыми входами первого и второго элементов ИЛИ-НЕ и соответственно с первым и вторым входами выбора пам ти устройства , выход первого элемента ИЛИ-НЕ подключен к второму входу условий запуска первого блока управлени  и к второму входу второго элемента ИПИ-НЕ, выход второго элемента ИЛИ-НЕ подключен к второму входу условий запуска второго блока управлени  и к второму входу первого элемента ИЛИ-НЕ, первый информационных вход схемы сравнени  соединен с первым адресным входом старших разр дов устройства и с информационным входом первого дешифратора , i-й выход которого соединен с управл ющим входом i-ro коммутатора св зи первой группы (i 1, N, N- количество сегментов пам ти), второй выход первого блока управлени , первый вход чтени -записи устройства, первый адресный вход младших разр дов устройства и первый вход-выход данных устройства подключены соответственно к первому, второму, третьему информационным входам и первому входу-выходу коммутаторов св зи первой группы, первой, второй, третий выходы и второй вход-выход i-ro коммутатора св зи первой группы подключены соответственно к первому входу обращени , первому входу чтени -записи, первому адресному входу и первому информационному входу-выходу i-ro блока пам ти группы, второй информационный вход схемы сравнени  соединен с вторым адресным входом старших разр дов устройства и с информационным входом второго дешифратора , 1-й выход которого соединен с управл ющим входом 1-го коммутатора св зи второй группы, первые информационные входы коммутаторов св зи второй группы соединены между собой, второй вход чтени -записи устройства, второй адресный вход младших разр дов устройства и второй вход-выход данных устройства подключены соответственно к второму, третьему информационным входам и первому входу-выходу коммутаторов св зи второй группы,первый, второй и третий выходы и второй вход-выход i-ro коммутатора св зи второй группы подключены соответственно к второму входу обращени , второму входу чтени -записи , второму адресному входу и второму информационному входу-выходу 1-го блока пам ти группы, дополнительно введены группа регистров, группа триггеров, две группы элементов И, три группы элементов ИЛИ, группа схем сравнени , регистр, триггер , два дешифратора, элемент И, два элемента ИЛИ, причем первые информационные входы схем сравнени 

группы соединены с первым адресным входом старших разр дов устройства, управл ющие входы схем сравнени  группы соединены с входом запросов первого бло- 5 ка управлени , второй выход которого подключен к входу синхронизации триггера, соединенного информационным входом с входом нулевого потенциала устройства, входом установки в единицу с входом при0 оритетного обмена устройства и с входом установки в ноль регистра, инверсный выход триггера соединен с третьим входом второго элемента ИЛИ-НЕ, второй информационный вход j-й схемы сравнени  груп5 пы соединен с выходом j-ro регистра группы (j 1, М, М - количество источников, передаваемых дл  обмена слов), подключенного синхронизирующим входом к входу синхронизации устройства и к первому входу эле0 мента И, информационный вход j-ro регистра группы подключен к второму входу-выходу данных устройства, управл ющий вход j-ro регистра группы подключен к выходу j-ro элемента И первой группы, пер5 вый вход которого соединен с входом режима обмена устройства, с управл ющим входомосхемы сравнени  и в первым входом первого элемента ИЛИ, выход и второй вход которого соединены соответственно с

0 первым информационным входом 1-го коммутатора св зи второй группы и с вторым выходом второго блока управлени , вход запроса и третий выход которого соединены соответственно с синхронизирующим и с

5 управл ющим входами регистра, выход j-й схемы сравнени  группы соединен с первым входом j-ro элемента И второй группы, выход которого соединен с j-м информационным входом третьего дешифратора, j-й

0 выход которого подключен к j-му входу второго элемента ИЛИ и к первому входу j-ro элемента ИЛИ первой группы, выход второго элемента ИЛИ соединен со стробирую- щим входом четвертого дешифратора,

5 второй вход j-ro элемента И второй группы соединен с Jv информационным входом четвертого дешифратора, j-й выход которого подключен к второму входу j-ro элемента ИЛИ первой группы, и с выходом j-ro эле0 мента И третьей группы, первый вход которого подключен к J-му инверсному выходу регистра, j-й пр мой выход которого соединен с первыми входами j-x элементов ИЛИ второй и третьей групп, второй вход j-ro

5 элемента И третьей группы подключен к второму входу j-ro элемента ИЛИ второй группы, выход которого соединен с вторым входом элемента И и по схеме открытого коллектора подключен к входу высокого потенциала устройства, и к инверсному выходу J-ro триггера группы, синхронизирующий вход которого соединен с выходом элемента И, информационный вход j-ro триггера группы соединен с выходом J-ro элемента ИЛИ первой группы, вход установки в ноль 1-го триггера группы соединен с J-м входом обмена устройства, пр мой выход j-ro триггера группы  вл етс  j-м выходом подтверждени  захвата устройства и соединен с вторыми входами j-ro элемента И первой группы и J-ro элемента ИЛИ третьей группы, выход которого соединен с j-м информационным входом регистра, третий вход j-ro элемента И третьей группы подключен к j-му входу запроса устройства.

В известном устройстве (фиг, 4) дл  блокировки j-ro сигнала Запрос блок управлени  включает схему сравнени , св занную одними из входов с выходами регистра, а выходом через элемент И - с J-входом триггера , и совместно с проинвертированным выходом формировател  импульсов (пр мо св занным с синхронизирующим входом триггера) через элемент И-НЕ - с выходом Подтверждение обмена. При этом через магистральные усилители другие из входов схемы сравнени  упор дочено св зываютс  с системными адресными входами-выходами , второй вход элемента И св зываетс  с входом-выходом Режим обмена, вход формировател  импульсов св зываетс  с входом-выходом идентификации адреса, а вход установки в нуль и пр мой выход триггера соответственно с одними из входов и выходов управлени  блока.

Нар ду с операци ми причем подтверждени  захвата общей шины, обмен задающими сигналами сеанса и кодом информационного слова, отаускание общей шины и одновременно с формированием запроса общей шины, а также установкой внутренних состо ний (в том числе и содержимого регистра) блока, реализуемыми основными узлами под управлением задающих слов цикла процессора состо ний дешифратора арбитра общей шины, текущие воды на адресных линий общей шины сравниваютс  с содержимым регистра. Установление триггера имеет место при положительном тестировании помещаемого кода с именем процессора в сеансах, отмеченных активным уровнем сигнала PROME режима обмена, как результат реакции на стробирующий сигнал PROCOL идентификации адреса. Задаваемый с задержкой по отношению к последнему формирователем импульсов сигнал на фронте нарастани  потенциала указывает точку возможного переключени  триггера и при срабатывании элемента И определ ет передачу отрицательного импульса ENSY на линию подтверждени  обмена.

Диалог сообщением включает циклы обращений по приему и перезаписи содержимого со сбросом в ноль бита L из предопределенных именем  чеек пам ти. Сброс триггера - ситуаци  блокирование запроса j-ro локального процесса - возможен в результате анализа предоставленной

0 информации (объ вл ющий процесс опережающе вызывает циклы к пам ти; кодом L О разрешаетс  продолжение многоциклового доступа, иначе локальный процесс становитс  к ожидание).

5 Таким образом, устранение конфликта доступа в общую зону хранени  дл  реализуемых непосредственно друг за другом взаимодействий производитс  за счет введени  в информационные слова специаль0 ного кода в точках разрешени  передач, что делает невозможным достижение цели дл  ситуации на интервале текущего обращени . Соблюдение полноты информационного обмена дл  анализа конфликта

5 взаимодействий в преложенном решении распростран етс  на класс определенно отсекаемых взаимодействий и не может быть обеспечен динамичный перевод приоритетности запроса докального процесса на бо0 лее низкий уровень дл  именованных указателей с веро тностным информационным содержимым.

На фиг. 1 дана схема предлагаемого устройства .

5 Схема включает N блоков 1 пам ти, N коммутаторов 2 и 3 св зи, схему 4 сравнени  и М схем 5 сравнени , регистр 6 и М регистров 7, триггер 8 и М триггеров 9, элемент И 10 и М элементов И 11-13, элементы ИЛИ

0 14 и „15 и М элементов ИЛИ 16-18, дешифраторы 19-22, блоки 23 и 24 управлени , формирователи 25 и 26 импульсов и элементы ИЛ И-НЕ 27 и 28, первый вход которых соответственно соединен с первым входом

5 29 Выбор пам ти устройства совместно с входом формировател  25 импульсов и с вторым входом 30 Выбор пам ти устройства совместно с входом формировател  26 импульсов, выход которого соединен с уп0 равл ющим входом регистра бис входом запроса блока 24 управлени , первый вход условий запуска которого соединен с выходом схемы 4 сравнени  и с первым входом условий запуска блока 23 управлени , пер5 вый выход которого  вл етс  первым выходом 31 (Ожидание устройства, вход запроса блока 23 управлени  соединен с выходом формировател  25 импульсов и с управл ющими входами схем 5 сравнени , второй вход условий запуска блока 23 управлени  соединен с выходом элемента ИЛИ-НЕ 27 и с вторым входом элемента ИЛИ-НЕ 28, выход которого соединен с вторыми входом элемента ИЛИ-НЕ 27 и входом условий запуска блока 24 управлени , первый выход которого  вл етс  вторым выходом 32 Ожидание устройства, третий вход элемента ИЛИ-НЕ 28 соединен с инверсным вь- содом триггера 8, чь  информационный вход соединен с входом низкого потенциала устройства, вход установки в единицу соединен с входом 33 Приоритетный обмен устройства и с входом установки в нуль регистра 6, а синхронизирующий вход - с вторым выходом блока 23 управлени  и в первым информационным входом коммутаторов 2 св зи, управл ющий вход схемы 4 сравнени  соединен с входом 34 Режим обмена устройства и с первыми входами элементов И 11 и ИЛИ 14, второй вход которого соединен с вторым выходом блока 24 управлени , третьим выходом соединенного с синхронизирующим входом регистра б, а выход элемента ИЛИ 14 соединен с первым информационным входом коммутаторов 3 св зи. Первый вход 35 Чтение-запись соединен с вторым информационным входом коммутаторов 2 св зи, второй вход 36 Чтение-запись соединен с вторым информационным входом коммутаторов 3 св зи, первый вход 37 Адрес младших разр дов соединен с третьим информационным входом коммутаторов 2 2 св зи, второй вход 38 Адрес младших разр дов соединен с третьим информационным входом коммутаторов 3 св зи, первый вход-выход 39 Данные соединен с входом выходом коммутаторов 2 св зи, второй вход-выход 40 Данные устройства соединен с первым входом-выходом коммутаторов 3 св зи и с информационным входом регистров 7, первый и второй входы 37 и 38 Адрес старших разр дов устройства соединены соответственно с первым информационным входом схем 4 и 5 сравнени  и информационным входом дешифратора 19, с первого по N-й выход которого соединен с управл ющим входом соответствующего коммутатора 2 св зи, первый выход которого соединен с первым входом обращени , второй выход соединен с первым входом чтени -записи, третий выход соединен с первым адресным входом, а второй вход- выход-с первым информационным входом- выходом соответствующего блока 1 пам ти и с вторым информационным входом схемы 4 сравнени  и информационным входом дешифратора 20, с первого по N-й выход которого соединен с управл ющим входом соответствующего коммутатора 3 св зи,

первый выход которого соединен с вторым входом обращени , второй выход соединен с вторым входом чтени -записи, третий выход соединен с вторым адресным входом, а второй вход-выход-с одноименным вторым информационным входом-выходом соответствующего блока 1 пам ти.

При этом вход 41 синхронизации устройства соединен с первым входом элемента И 10 и с синхронизирующим входом с первого по М-й регистров 7, второй информационный вход с первой по М-й схемы 5 сравнени  соединен с выходом соответствующего регистра 7, управл ющий вход которого соединен с выходом соответственно с первого по М-й элемента И 11, и выход с первой по М-й схемы 5 сравнени  соединен с первым входом соответствующего элемента И 12, выход которого соединен соответственно с первого по М-й информационным входом дешифратора 21, чей с первого по М-й выход подключен к соответствующему входу элемента ИЛИ 15, выход которого соединен со стробирующим входом дешифратора 22, и к первому входу одноименного элемента ИЛИ 16, а второй вход с первого по М-й элемента И 12 соединен с соответствующим информационным входом дешифратора 22, чей с первого по М-й выход подключен к второму входу соответствующего элемента ИЛИ 16, и с выходом одноименного элемента И 13, первый вход которых подключен соответственно с первого по М-й к инверсному выходу регистра б, одноименный пр мой выход которого подсоединен к первым входам соответствующих элементов ИЛИ 17 и 18, выходы элементов ИЛИ 17 соединены с вторым входом

элемента И 10 и по схеме открытого коллектора - с входом высокого потенциала устройства , а второй вход с первого по М-й элемента И Л И 17 соединен с вторым входом соответствующего элемента И 13 и с инверсным выходом одноименного триггера 9, чьи синхронизирующий вход соединен с выходом элемента И 10, информационный вход соединен с выходом соответственно с первого по М-й элемента ИЛИ 16, входустановки в нуль подключен с первого по М-й к входу Обмен 42 и пр мой выход  вл етс  с первого по М-й выходом 43 Подтверждение захвата устройства и соединен с вторыми входами соответствующих элементов И

11 и ИЛ И 18, выход с первого по М-й элемента ИЛИ 18 соединен с соответствующим информационным входом регистра 6, а третий вход с первого по М-й элемента И 13 подключен к соответствующему входу 44 Запрос устройства.

N блоков 1 пам ти хранит нар ду с ин: формационными блоками управл ющих программ и таблиц системы совокупность информационных блоков данных и программ , представл ющих собой очередь готовых к реализации задач общего задани ,

Параметр N группы задаетс  исход  из количества сегментов, которыми представл етс  общее поле хранени  информации, а М - из числа включаемых в систему процессоров обработки.

Содержимое отдельного регистра 7 группы определ ет номер блока 1 пам ти, логически св зываемого на текущем интервале обработки с приписанным по месту (с первого по М) локальным процессом обработки частной задачи.

Двоичные состо ни  кодовых комбинаций , поступающих на входы 29, 33, 35 и 37, устанавливаютс  уровн ми задающих сигналов , например цепей контроллера планировщика частных задач, а на входы 30, 34, 36 и 38 - от линий общей шины, используемой процессорами обработки (не показаны) системы.

Предлагаемое устройство работает следующим образом.

В процессе реализации частных задач общего задани  допустима ситуаци , когда очередна  ветвь программы из числа пассивных задач может быть переведена в разр д активных и информационный блок многоцикловой процедурой планировщика распредел етс  в заданный модуль пам ти, Доступ последней в пам ть организуетс  так, что отдельна  цепочка циклов и, в частности , обмен в целом представл ютс  неразрывной операцией обращени .

При вс ком обращени  контроллер ус- таналивает на многоразр дном входе 37 код, на входе 35-состо ние, определ ющее направление передачи информации (с входа-выхода 39 и блок 1 пам ти - дл  сигнала Лог. О, из блока на вход выход 39 дл  Лог. 1 последнего), а на входе 29 - задающий сигнал низкого уровн  потенциала, интерпретирующий указанный код в качестве адреса  чейки.

Дл  начинающегос  обращени  код адреса старших разр дов с входа 37 воздействует на информационный вход дешифратора 19, а также на первые информационные входы схем 4 и 5 сравнени , производ  инициализацию (формирование низкого уровн  сигнала на определенном выходе) указанного дешифратора и допуска  на интервале присутствие пассивного (низкого) уровн  сигнала на входе 34 дл  одной и возбуждени  выхода формировател  25 импульсов дл  других, установление

произвольных уровней на выходах - код Лог. О, определ етс  идентичностью состо ний первых и вторых информационных входов - схем сравнени , задав код указател  конфликтности одновременных симметричных обращений (второе обращение - по услови м инициализации входов 30 и 38) и многопозиционную маскирующую константу приоритетности активных приемников0 источников общей шины.

Установление сигнала Выбор пам ти на входе 29 воздействует на формирователь 25 импульсов и вызывает в точке, сдвинутой на задержку т (достаточную дл  фиксации

5 стабильного кода указател  конфликтности) от фронта спада входного уровн , на выходе формировател  импульсов сигнал низкого уровн , что при наличии Лог. 1 на выходе схемы 4 сравнени  либо элемента

0 ИЛИ-НЕ27 приводит к срабатыванию блока 23 управлени  и передаче им низкого уровн  сигнала на первые информационные входы коммутаторов 2 св зи группы и на синхронизирующий вход триггера 8, нар ду

5 с сохранением высокого уровн  сигнала на выходе 31 устройства.

В описываемом цикле одновременное присутствие Лог. О на обоих входах условий запуска - ситуаци  назначени  указан0 ным обращением совпадающего сегмента пам ти на интервале продолжающегос  или подготовленного доступа к блоку 1 пам ти с входов 30 и 38 - при установлении низкого уровн  на входе запроса блокирует блок 23

5 управлени  и переводит состо ние первого выхода блока в Лог, 0 с фиксацией ранее присутствующего высокого уровн  на втором выходе его.

Присутствие в совокупности задающих

0 сигналов цикла активного, т,е. высокого, уровн  на выходе 33 дл  ранжировани  симметричных обращений (привод щего к запрету доступа с разделением во времени фоновых обращений в совпадающий сег5 мент пам ти) с целью непревышени  допустимой величины ожидани  дл  каждого элемента цепочки запросов и пресечени  повторных операций над содержимым  чейки пам ти в программной реализации функ0 ции защиты с помощью механизма семафоров, сн тием запрещающего сигнала на входе установки в единицу допускает в точке спада высокого потенциала на втором выходе блока 23 управлени  переклю5 чение (по заданию константы нул  на информационном входе) в нулевое либо подтверждение нулевого состо ни  триггера 8.

В отсутствие любого из симметричных обращений к пам ти или дл  сигнала Лог.

1 на входе 29 на интервале обнуленного триггера 8 обеспечиваетс  через первые входы или через первый вход элемента ИЛ И-НЕ 27 и третий вход элемента ИЛ И-НЕ 28 одновременное присутствие Лог. О на их выходах. В дальнейшем, опережающее изменение к уровню Лог 0 одного из сигналов Выбор пам ти совместно с сохрэне- н -эм Лог. О на втором входе элементов ИЛИ-НЕ 27 и 28 либо безусловно низкое состо ние входа 29 на интервале обнуленного триггера 8 вызовет передачу Лог. 1 как признака предпочтительности доступа на выход соответствующего из элементов либо во втором случае на выход элемента ИЛИ-НЕ 27, котора  сохранитс  на прот жении всего цикла и обеспечит присутствие Лог. О на выходе другого из св зки элементов ИЛИ-НЕ 27 и 28

Восстановление на выходе одного из элементов ИЛИ-НЕ 27 или 28 уровн  Лог. О при единичном состо нии триггера 8 создает условие на интервале прдолжающего- с  и симметричного к завершившемус  на входе 29 либо 30 активного сигнала Выбор пам ти дл  формировани  Лог. 1 на выходе невозбужденного ранее элемента ИЛИ-НЁ и в ситуаци х исчезающего или периодически устанавливаемого уровн  Лог. О на выходе схемы 4 сравнени  представл ет возможность дл  поочередного доступа в один и тот же блок 1 пам ти дл  одновременно выставл ем ix обоих сигналов Выбор пам ти

Выставление высокого уровн  потенциала на одном из (например j-м) выходе 43 дл  .разрешени  оконченным цеп м соответствующего процессора обработки коммутации внутренних его состо ний на входы 30, 34, 36 и 38 устройства с целью монопольного доступа предворено, в отражение к сформированному на тактах задани  низкого потенциала на выходе формировател  25 иммульсов параллельному слову маскирующей константы, код в позиции с первой по М-ю которой установлен в зависимости от совпадени  (нуль) св занного текущим доступом процедуры планировщика заданий номера блока 1 пам ти с соответствующим именем подобласти пам ти дл  обращений по месту от частной ветви программы обработки (процедурно допустимы представлени  отдельных операндов-приемников/источников в подобласт х пам ти, отличных от за вл емых именами ветвей), распознаванием в представленной совокупности активных сигналов на входах 44 группы запросов с предпочтением и резервируетс  осуществлением сброса выставленного сиг нала Подтверждение захвата в точках временного отрезка по действующему адресу реализуемого сеанса обмена процессором обработки инициируетс  доступ в

уже взаимодействующий по привилегиро ванному каналу с неразрывной цепочкой обменов блок 1 пам ти, с последующим переводом j-ro процесса обработки ветви программы в ожидание.

0В отсутствие цикла обращени  в j-м процессоре обработки пассивный сигнал (например , Лог. О) на соответствующем входе 42 утерживает j-й триггер 9 группы в нулевом состо нии Формируемый уровень

5 Лог 1 на втором входе одноименного элемента ИЛИ 17 группы допускает установление произвольного уровн  одновременность присутстви  условий передачи на выход состо ний Лог. 1 во всех

0 элементах ИЛИ 17 группы сохранит Лог. 1 на обьединенном по схеме с открытым коллектором их выходе, иначе сформируетс  Лог. О на втором входе элемента И 10. Вхождение в цикл обращени  к систе5 мой пам ти дл  j-ro процессора обработки, нар ду со сн тием низкого уровн  сигнала Обмен, сопровождаетс  формированием потенциала высокого уровн  на соответствующем входе 44. По вление высокого уров0 н  сигнала на третьем входе j-ro элемента И 13 группы на отрезке присутстви  уровн  Лог, 1 на инверсном выходе триггера 9 и на инверсном выходе регистра 6 этих же позиций групп вызываютс  передачу состо5  ни  Лог 1 на соответствующий информационный вход дешифратора 22 и, при срабатывании (по несовпадению кодов информационных входов j-й схемы 5 сравнени  группы) соответствующего элемента И

0 12 - на j-й информационный вход дешифратора 21. Таким образом идентификаци  содержимого одного из регистров 7 группы с текущим кодом старших разр дов на входе 37 вызовет исключение активного сигнала

5 на соответствующем информационном входе дешифратора 21 при сохранении его на одноименном информационном входе дешифратора 22.

Модифицированна  маскирующей

0 константой приоритетности ненулева  кодова  комбинаци  входных сигналов дешифратора 21, иницииру  его, вызывает формирование Лог. 1 на определенном выходе и передачей посредством элемента

5 ИЛИ 15 высокого уровн  на стробирующий вход дешифратора 22 блокирует последний с сохранением уровней Лог. О на всех его выходах. Присутствие нулевой комбинации входных сигналов в дешифраторе 21 св зываетс  с текущим кодом нул  его выходных

сигналов и способствует по услови м срабатывани  цепочки элемент ИЛИ 15 - дешифратор 22 формированию Лог. 1 на одном из выходов последнего, что делает двоичный код выходов дешифратора 22 определ ющим при передаче уровн  Лог. 1 на выход одним из элементов ИЛИ 16 группы.

Лог, 1 на выходе j-ro элемента ИЛИ 16 на интервале установлени  высокого уровн  на втором входе элемента И 10 в точке изменени  сигнала на входе 41 от высокого к низкому уровню потенциала определит собой возбуждение соответствующего триггера 9 группы с последующими формировани ми активного уровн  на j-м выходе 43 устройства и результирующего совместно с ранее установленными позиционными отметками Лог, 1 в регистре 6 кода на информационных входах указанного регистра. Единичным состо нием j-ro триггера 9 обеспечиваютс  подготовка к положительной реакции на сигнал высокого уровн  извне по входу 34 одноименным элементом И 11 группы, а также запрет прохождени  соответствующего активного сигнала Запрос через j-й элемент И 13 группы и перевод по состо нию второго входа J-ro элемента ИЛИ 17 группы (Лог. О на первом входе j-ro элемента ИЛИ 17 перед и при вхождении в очередной сеанс обмена  вл етс  одним из определ ющих условий дл  конечной передачи активного сигнала j-м элементом ИЛИ 16) уровн  сигнала на втором входе элемента И 10 в низкий.

Ответно высокому уровню сигнала на j-м входе 43 на линии общей шины вызываютс  код адресного слова, управл ющие по- тенциалы текущего сеанса обмена и коммутируетс  путь прохождени  слова данных согласно назначени м задающего цикла локального процесса.

В назначаемых кодовых комбинаци х, поступающих на входы 30 и 36 с задержкой h г (обеспечиваетс  условием включени  оконечного коммутатора в процессоре обработки ), а на входы 34 и 38 - непосредственно вслед за выставлением стробирующего сигнала, функции состо ний сигналов первого из указанных входов аналогичны описанным дл  входа 29, а второго и последнего - дл  входов 35 и 37.

Реализаци  программ частных задач сочетаетс  с запис ми кодов указателей блоков 1 пам ти. Группа текущих указателей пам ти системы информационно св зываетс  с номерами локальных процессов незавершенных ветвей общего задани .

Дл  записи информации в j-й регистр 7 группы на входе 34 задаетс  высокий уровень сопровождающего сигнала цикла, а на

входе-выходе 40 - код указател , Уровень Лог, 1 на управл ющем входе схемы 4 сравнени  своим по влением безусловно устанавливает высокий уровень сигнала на

первых входах условий запуска блоков 23 и 24 управлени , что подтвердит по цепочке ранее присутствующие высокий уровень на выходе 32 устройства и низкий уровень потенциала на управл ющем входе регистра 6.

0 Присутствие низкого уровн  потенциала на управл ющем входе регистра 6 удержит его и режиме Хранение, а формируемый также на первом выходе блока 24 управлени  уровень Лог. О (при вхождении в интервал

5 задани  формирователем импульсов 26 активного выходного сигнала) маскируетс  при передаче определ ющего уровн  сигнала на первые информационные входы коммутаторов 3 св зи группы уровнем Лог. 1

0 на первом входе элемента ИЛИ 14. Таким образом, адресаци  записываемого слова указател  реализуетс  собственно срабатыванием по присутствию уровн  Лог. 1) на первом входе соответствующего элемента

5 И 11 группы, вследствие чего на управл ющий вход одноименного регистра 7 передаетс  высокий уровень потенциала и по первому пришедшему фронту спада синхросигнала на входе 41 содержимое вход 41

0 содержимое входа-выхода 40 устройства копируетс  в J-м регистре 7, замеща  в нем ранее используемую информацию об имени блока 1 пам ти с минимальной (без дополнительных тактов ожидани ) длительностью

5 сеанса обмена.

Дл  начинающегос  сеанса обмена в сопровождении низкого уровн  потенциала на входе 34, при сформированном уровне Лог. О на первых входах условий запуска

0 блоков 23 и 24 управлени  и удержании уровн  Лог. О на выходе элемента ИЛИ-НЕ 28, с опережением на врем  т к фронту спада выходного сигнала формировател  26 импульсов устанавливаетс  высокий уро5 вень потенциала на третьем выходе блока 24 управлени , что приводит совместно с уровнем Лог. 1 на входе установки в нуль регистра 6 в точке установлени  указанного фронта сигнала к фиксации в j-й позиции

0 содержимого регистра 6 отметки Лог, 1 активизированного триггера 9 группы с сохранением в других позици х регистра ранее представленной информации.

Установление уровн  Лог. 1 на j-м пр 5 мом выходе регистра 6 опережающе к точке сброса единичного состо ни  в одноименном триггере 9 группы (вследствие изменени  уровн  сигнала на его информационном входе) переведет посредством переключившегос  по первому входу j-ro элемента ИЛИ

17 результирующий уровень на втором входе элемента И 10 в высокий - ситуаци  обща  шина свободна - по крайней мере до прихода первого ниспадающего фронта сигнала на вход 41 устройства, а также на тактах с сохран ющимс  высоким уровнем потенциала на входе 33 исключит по коду на j-м инверсном выходе регистра б транзит представленного на соответствующем входе активного состо ни  сигнала Запрос. Состо ни  выходов элементов И Л И 16 группы на фронте спада выходного сигнала элемента И 10 произведут одновременно со сбросом j-ro триггера 9 установку в одном из них нового, приоритетного дл  заданных условий выборе сигнала Запрос либо сформируют константу нул  дл  всех триггеров 9 группы. В последнем случае все процессоры обработки с существующими к данному моменту времени активными признаками запроса шины требуют доступа в совпадающий с проводимой процедурой сегмент пам ти и до завершени  контроллером-планировщиком цепочки циклов с монопольным режимом взаимодействи  с блоком 1 пам ти перевод тс  в ожидание.

Интервал отпускани  общей шины, начальный момент которого устанавливаетс  точкой порогового изменени  потенциала на синхронизирующем входе регистра 6, а завершение св зываетс  со сбросом (по присутствию низкого уровн  сигнала на информационном входе) j-ro триггера 9 группы , сопровождаетс  сохранением высокого уровн  сигнала на первом выходе блока 24 управлени  и передачей низкого уровн  сигнала на выход 32 устройства, способству  тем самым последовательным переходом j-ro локального процесса реализации частной ветви программы от тактов ожидани  в очереди захвата общей шины к тактам ожидани  на исполнительном отрезке сеан- са обмена и обратно в очередь.

Восстановление низкого уровн  сигнала на входе 33 в цикле последнего элемента установленной цепочки обращений вызывает возврат в исходные состо ни  триггера 8 и в случае накоплени  ненулевого содержимого регистра 6, что приведет к восстановлению в полном объеме совокупности текущих активных сигналов Запрос на информационных входах дешифратора 21 и на начальном такте исполнительного отрезка сеанса обмена по состо нию уровн  сигнала Лог. 1 на втором входе условий запуска блока 24 управлени , к установлению через элемент ИЛИ 14 низкого уровн  на первом информационном входе коммутаторов 3 св зи и высокого уровн  потенциала на выходе 32 устройства

Низкий уровень потенциала на выходах 31 и 32 соответствует случа м, когда непосредственно входной цепи контролера и через линию Ожидание общей шины скоммутированной входной цепи приоритетного процессора указываетс  необходимое число тактов ожидани  соответственно в цикле обращени  и в тактах сеанса обмена с общей шиной (при сохранении в тактах

0 ожидани  совокупности задающих сигналов в неизменности), а моменты окончани  цикла обращени  и сеанса обмена с пам тью св зываютс  со сн тием сигналов Выбор пам ти на входах 29 и 30. При этом

5 момент сн ти  сигнала Выбор пам ти на последнем во времени согласован со сн тием высокого уровн  сигнала Обмен на соответствующем входе 42, вследствие чего последовательно сбрасываетс  возбужден0 ный триггер 9 группы, формируетс  низкое состо ние выходов 43, блокирующее передачу оконечными цеп ми приоритетного процессора совокупности задающих сигналов текущего сеанса обмена, и срабатывает

5 соответствующий элемент ИЛИ 17, резуль- тирующе иницииру  Лог. 1 на втором входе элемента И 10.

Низкий уровень потенциала на выбранном выходе дешифратора 19 возможен на

0 интервале действи  активного выходного сигнала от дешифратора 20 и оба они совместно с уровн ми Лог. О на первых информационных входах коммутаторов 2 и/или 3 св зи (при совпадении возбужде5 ний одноименных выходов дешифраторов 19 и 20 с наличием низкого уровн  сигнала на первых информационных входах одних коммутаторов св зи присутствие такого же уровн  сигнала на первых информационных

0 входах других коммутаторов св зи исключаетс ) определ ет выставление на первом выходе включившегос  от задани  двух указанных отрицательных входных сигналов коммутатора св зи низкого уровн  сигнала,

5 который установит операцию доступа в св занном с ним блоке 1 пам ти, дополн емое передачей состо ни  входа 35 либо 36 на второй выход, а кодовой комбинации младших разр дов с входа 37 либо 38 на третий

0 выход и обеспечат в нем путь дл  полноразр дного слова входа-выхода 39 либо 40 к или от вторых входов-выходов. Таким образом , дл  произвольно назначаемого временного отрезка один или одновременно

5 два из группы блоков 1 пам ти с числом перекрывающихс  тактов операций, устанавливаемых в зависимости от расположени  точек задани  активных уров ней сигналов на входах 29 и 33 относительно сигналов на входах 30 и 34, способны выполн ть передачи информации через входы-выходы 39 и 40 с взаимодействующим с ним или с взаимодействующими с ними системными источниками/приемниками (например ,соответственнос контроллером-планировщиком частных задач и с приоритетным процессором обработки ) в течение требуемых циклами обращений времени активного обмена.

По завершению тактов передачи информации моменты окончани  действи  низкого уровн  потенциала на входе 29 и/или 30 вызывают согласованное изменение выходных уровней цепочки элементов ИЛИ-НЕ 27 и 28 с прекращением действи  активных сигналов на выходах формирователей 25 импульсов и/или 26 и св зываютс  с прекращением удержани  фиксированных сост заний на входе 35 и/или 36 и 38 (ввиду использовани  непосредственных св зей источника/приемника с входом 37 устройства кодовые комбинации сигналов на них сохран ют стабильные значени  завершившегос  цикла вплоть до назначени  нового).

Возврат формировател  25(26) импульсов в исходное состо ние предопредел ет выставление блоком 23(24) управлени  высокого уровн  потенциала на первом и втором его выходах; Лог. 1 на первом информационном входе способствует закрытию ранее включенного комумтатора 2(3) св зи и переводит в высокий уровень состо ний первых (вторых) входа обращени , входа чтени -записи и адресного входа сопр женного с данным коммутатором блока 1 пам ти при восстановлении высокоим- педансного состо ни  первого (sfoporo) информационного входа-выхода блока.

На фиг. 3 представлена временна  диаграмма функционировани  узлов устройства при записи указател  блока пам ти дл  случа  наложени  цикла на такты реализации информационного обмена с блоком пам ти; на фиг. 4 - то же, при воспри тии устройством симметричных совместных обращений .

Значением времени to обозначена исходна  точка обращени  к системной пам ти (цикла, используемого источниками коммутируемых посредством шины информации МпС дл  передачи указател  блока пам ти дл  данных).

Значени ми времени tio и t20 обозначены точки начала соответственно приема уведомлени  о доступе от коммутируемого непосредственными св з ми источника/приемника информации и выдачи уведомлени  приоритетному из группы источников/приемников информации дл  первоочередного контрол  над общей шиной . Значени ми времени ti 1 и tai обозначены точки анализа внешними цеп ми устройства готовности реализации передачи информационных слов

Интервал времени по состо нию

выхода 32 устанавливает незавершенный период ожидани  Т0ж в случае перезахвата общей шины.

Значени ми времени ti2 и t22 обозначены точки завершени  устройством исполнительной фазы взаимодействий с первым и вторыми функционально разделенными источниками/приемниками системы.

Многоразр дный блок 1 пам ти может быть выполнен в виде совокупности элемента пам ти статического типа, двух элементов И, двух групп элементов И, двух элементов И-НЕ и трех групп буферных усилителей , способных устанавливать на выходе Лог. 1, Лог. О, а также высокоимпедансное состо ние. Управл ющие инверсные входы буферных усилителей объедин ютс  в пределах групп и дл  первых двух групп соедин ютс  с выходами соответствующих элементов И-НЕ, инверсный вход первого из которых св зан с первым входом одного из элементов И и  вл етс  первым входом обращени  блока, инверсный вход второго элемента И-НЕ св зан с вторым входом того же элемента И и  вл етс  вторым входом обращени  блока, а выход указанного элемента И соединен с управл ющим инверсным входом третьих

буферных усилителей и с входом разрешени  выбора элемента пам ти, пр мые входы первого и второго элементов И-НЕ св заны с входами другого элемента И, выход которого соединен с управл ющим входом элемента пам ти, и  вл ютс  соответственно первым и вторым входами чтени -записи блока. При этом, выходы элемента пам ти соединены согласно весам позиций со свободными входами буферных усилителей

первой и второй групп и выходы каждой св занной таким образом пары указанных буферных усилителей подключены к входам элемента И одной группы и точки их включени   вл ютс  соответственно первым и

вторым информационными входами-выходами соответствующего разр да блока, входы данных элемента пам ти соединены с выходами буферных усилителей третьей группы, свободные входы которых св заны

с выходами элементов И упом нутой группы , а адресные входы элемента пам ти св заны с выходами элементов И другой группы, первые и вторые входы которых  вл ютс  первым и вторым адресными входами блока 1 пам ти.

Коммутатор 2(3) св зи может быть выполнен в виде трех элементов ИЛИ, группы элементов ИЛИ и двух групп буферных усилителей , обладающих трем  возможными состо ни ми выхода, управл ющие инверсные входы которых, а также первые входы элементов ИЛИ в пределах групп объединены и указанные точки объединени  дл  пер- аой группы буферных усилителей св зываютс  с выходом одного элемента ИЛИ, чей пр мой вход соединен с первым входом другого элемента ИЛИ, с выходом третьего элемента ИЛИ, первый и второй входы которого соответственно  вл ютс  управл ющим и первым информационным входами узла, и с первым выходом узла, а инверсный вход первого из упом нутых элементов ИЛИ соединен с вторым входом второго из них, чей выход св зываетс  с точками объединени  управл ющих инверсных входов второй группы буферных усилителей , и первых входов группы элементов ИЛИ и с вторым выходом узла, и с вторым информационным входом узла. При этом свободные входы и выходы группы элементов ИЛИ  вл ютс  соответственно третьим информационным входом и третьим выходом узла, выходы первой группы буферных усилителей соединены со свободными входами второй группы буферных усилителей и с первым входом-выходом узла, а выходы второй группы буферных усилителей соединены со свободными входами первой группы буферных усилителей и с вторым входом- выходом коммутатора 2(3) св зи.

На фиг. 5 приведен вариант организации блока 24 управлени , как и блока 23, включающего элементы ИЛИ 45-47 и элемент НЕ 48, вход которого св зан с выходом элемента ИЛИ 45, чьи первый и. второй входы  вл ютс  первым и вторым входом условий запуска блока, и с первым входом элемента ИЛИ 46, чей выход  вл етс  первым выходом блока, а выход элемента НЕ 48 св зан с первым входом элемента ИЛИ 47, чей выход  вл етс  вторым выходом блока, и  вл етс  третьим выходом (в блоке 23 не задействован) блока. При этом вторые входы элементов ИЛИ 46 и 47 объединены и подключены к входу запроса блока 24(23) управлени .

При одновременном присутствии низкого уровн  потенциала на первом и на втором входах условий запуска сигнала Лог. О передаетс  с выхода элемента ИЛИ 45 непосредственно на первый вход элемента ИЛИ 46, тем самым подготавлива  к формированию (при выставлении низкого уровн  сигнала на входе запроса) по состо нию второго входа элемента ИЛИ 46 низкого

уровн  потенциала на первом выходе блока, а с учетом инвертировани  элементов НЕ 48 удерживает высокий уровень потенциала на втором, как результат срабатывани  ИЛИ

47, и на третьем выходах блока.

На интервале сохранени  высокого уровн  потенциала на первом или на втором входе условий запуска транзит сигнала Лог. 1 на второй вход элемена ИЛИ 46

подтвердит высокий уровень потенциала на первом выходе блока, на вход элемента НЕ 48 - определит низкий уровень потенциала на третьем выходе блока на всем указанном интервале, а на втором выходе блока в точках задани  низкого уровн  сигнала на входе запроса (следствие выставлени  сигналов Лог. О на входах элемента ИЛИ 47).

На фиг. 6 приведен вариант организации формировател  25(26) импульсов, состо-  щего из элементов 49 задержки, вход которого св зан с первым входом элемента ИЛИ 50 и с входом узла, а выход - с вторым входом элемента ИЛИ 50, чей выход  вл етс  выходом узла.

При изменении состо ни  входного сигнала с высокого в низкий задаваемый фронт потенциала с временной задержкой, равной

г, передаетс  на второй вход элемента ИЛИ 50, дл  которого состо ние первого входа устанавливаетс  (как и состо ние входа элемента 49 задержки) в момент по влени  определ ющего входного сигнала. Таким

образом, за точкой введенной задержки в течение действи  низкого уровн  потенциала обеспечиваетс  передача его элементом ИЛИ 50 и на выходе формировател  25(26) импульсов фиксируетс  Лог. О.

Положительный эффект от применени  предлагаемого устройства в МпС по сравнению с известным можно характеризовать следующим.

Пусть в ходе процедуры передачи блоков информации и размещени  записей в  чейках сегментированной общей пам ти сопр женный с устройством управлени  непосредственными св з ми системный источник/приемник назначит себе к исполнению информационный обмен и в нем на определенном интервале времени Q инициирует доступ к пам ти, адресу  при этом 1-й сегмент. Необходимость в проводимом дл  этого обращени  укажет переменна  оР - элемент таблицы пересылок (булева  переменна ), равна  1, если по указанному каналу св зи обуславливаетс  взаимодействие с i-м из общего числа N,

образующих суммарную область хранени , модулей пам ти и веро тность исключени  источника/приемника в процедуру доступа, инициируемого по лини м общей шины при М совместно протекающих процессов в q-й, отражающей квантование отрезками проведени  сеансов временной оси развити  процесса точке упом нтого интервала, с запросом  чейки по совпадающему адресу определитс  как

I 2 °Р- Л (/tflj + sign (2 /flj)/ i JJ

I TTN; J ГМ,

где - веро тность обращени  j-м процессом обработки к  чейке, принадлежащей к 1-му сегменту пам ти; ff j - веро тность предоставлени  j-му процессу обработки наивысшего приоритета дл  точки q в группе их, маркированных указателем, совпадающим с 1-м сегментом пам ти; р - веро тность предоставлении j-му процессу обработки наивысшего приоритета дл  точ- ки q в группе их, маркированных указател ми , не совпадающими с i-м сегментом пам ти.

Возможности известного устройства по обслуживанию в различной степени во времени пересекающихс  запросов в один и тот же сегмент пам ти на передачу информации св зываютс  с наличием тактов задержки доступа обращений, оцениваемых в

среднем как Топ и + (р - 1ДТоп +

Тв)), где Топ - число тактов передачи одиночного слова; Тв - минимальное число тактов восстановлени  после обращени ; р - число вовлеченных в обмен слов, реализуемый как неразрывное обращение соответственно дл  передачи одиночного и пакета слов посредством первого канала св зи.

При веро тности

2) 2 °Г $ включени  известным ус- i J

тройством одновременных процедур доступа с совпадающими в пределах пространства i-ro сегмента пам ти адресами ($ -веро тность предоставлени  при фиксированных приоритетах j-му процессу обработки контрол  над общей шиной), с помощью введени  указанных узлов и св зей модифицируетс  дисциплина предоставлени  приоритетов и уменьшаютс  временные потери с обслуживанием локального процесса на доступ, инициируемого с общей шины

К

on

К+e (p-1)tron+Tg))Srff.c4tf

.fXMfSN f

„9ч Ла

Ta.tftffrffSW.ff

0

5

0 5

0 5

0

5

0

5

где i 1, N; j 1, М; crpN - элемент таблицы режимов пересылки (булева  переменна ), равный 1, если реализаци  взаимодействи  с р вовлекаемых в процедуру информационные слов устанавливаетс  как непрерывный цикл.

Claims (1)

1. Формула изобретени  Устройство управлени  сегментированной пам тью пам тью многопроцессорной системы, содержащее группу блоков пам ти , две группы коммутаторов св зи, два дешифратора , два блока управлени , два формировател  импульсов, два элемента ИЛИ-НЕ и схему сравнени , выход которой подключен к первым входам условий запуска первого и второго блоков управлени , первые выходы первого и второго блоков управлени  подключены соответственно к первому и второму выходам ожидани  устройства , входы запроса первого и второго блоков управлени  соединены соответственно с выходом первого и второго формировател  импульсов, входы которых соединены соответственно с первыми входами первого и второго элемента ИЛИ-НЕ и соответственно с первым и вторым входами выбора пам ти устройства, выход первого элемента ИЛИ-НЕ подключен к второму входу условий запуска первого блока управлени  и к второму входу второго элемента ИЛИ-НЕ, выход второго элемента ИЛИ-НЕ подключен к второму входу условий запуска второго блока управлени  и к второму входу первого элемента ИЛИ-НЕ, первый информационный вход схемы сравнени  соединен с первым адресным входом старших разр дов устройства и с информационным входом первого дешифратора, 1-й выход которого соединен с управл ющим входом hro коммутатора св зи первой группы (1 1, N, N - количество сегментов пам ти), второй выход первого блока управлени , первый вход чтени -записи устройства, первый адресный вход младших разр дов устройства и первый вход-выход данных устройства подключены соответственно к первому, второму , третьему информационным входам и первому входу-выходу коммутаторов св зи первой группы, первый, второй, третий выходы и второй вход-выход i-ro коммутатора св зи первой группы подключены соответственно к первому входу обращени , первому входу чтени -записи, первому адресному входу и первому информационному входувыходу 1-го блока пам ти группы, второй информационный вход схемы сравнени  соединен с вторым адресным входом старших разр дов устройства и с информационным входом второго дешифратора, 1-й выход ко- торого соединен с управл ющим входом 1-го коммутатора св зи второй группы, первые информационные входы коммутаторов св зи второй группы соединены между собой, второй вход чтени -записи устройства, вто- рой адресный вход младших разр дов устройства и второй вход-выход данных устройства подключены соответственно к второму, третьему информационным входам и первому входу-выходу коммутаторов св зи второй группы, первый, второй и третий выходы и второй вход-выход i-ro коммутатора св зи второй группы подключены соответственно к второму входу обращени , второму входу чтени -записи, второму ад- ресному входу и второму информационному входу-выходу i-ro блока пам ти группы, от личающеес  тем, что, с целью повышени  быстродействи , в него введены группа регистров, группа триггеров, две группы элементов И, три группы элементов ИЛИ, группа схем сравнени , регистр, триггер, два дешифратора, элемент И, два элемента ИЛИ, причем первые информационные входы схем сравнени  группы соединены с пер- вым адресным входом старших разр дов устрйоства, управл ющие входы схем срав нени  группы соединены с входом запросов первого блока управлени , второй выход которого подключен к входу синхронизации триггера, соединенного информационным входом с входом нулевого потенциала устройства , входом установки в 1 - с входом приоритетного обмена устройства и с входом установки в О регистра, инверсный выход триггера соединен с третьим входом второго элемента ИЛИ-НЕ, второй информационный вход j-й схемы сравнени  группы соединен с выходом j-ro регистра группы (j 1, М, М - количество источников переда- ваемых дл  обмена слов), подключенного синхронизирующим входом к входу синхронизации устройства и к первому входу элемента И, информационный вход j-ro регистра группы подключен к второму вхо- ду-выходу данных устройства, управл ющий вход j-ro регистра группы подключен к

   выходу j-ro элемента И первой группы, первый вход которого соединен с входом режима обмена устройства, с управл ющим входом схемы сравнени  и с первым входом первого элемента ИЛИ, выход и второй вход которого соединены соответственно с первым информационным входом 1-го коммутатора св зи второй группы и с вторым выходом второго блока управлени , вход запроса и третий выход которого соединены с синхронизирующим и с управл ющим входами регистра, выход j-й схемы сравнени  группы соединен с первым входом j-ro элемента И второй группы, выход которого соединен с j-м информационным входом третьего дешифратора, j-й выход которого подключен к j-му входу второго элемента ИЛИ и к первому входу j-ro элемента ИЛИ первой группы, выход второго элемента ИЛИ соединен со стробирующим входом четвертого дешифратора, второй вход j-ro элемента И второй группы соединен с j-м информационным входом четвертого дешифратора , j-й выход которого подключен к второму входу j-ro элемента ИЛИ первой группы, и с выходом j-ro элемента И третьей группы, первый вход которого подключен к j-му инверсному выходу регистра, j-й пр мой выход которого соединен с первыми входами j-x элементов ИЛИ второй и третьей групп, второй вход j-ro элемента И третьей группы подключен к второму входу j-ro элемента ИЛИ второй группы, выход которого соединен с вторым входом элемента И и по схеме открытого коллектора подключен к входу высокого потенциала устройства, и к инверсному выходу J-ro триггера группы, синхронизирующий вход которого соединен с выходом элемента И, информационных вход j-ro триггера группы соединен с выходом j-ro элемента ИЛИ первой группы, вход установки в О j-ro триггера группы соединен с j-м входом обмена устройства, пр мой выход j-ro триггера группы  вл етс  j-м выходом подтверждени  захвата устройства и соединен с вторыми входами j-ro элемента И первой группы и j-ro элемента ИЛИ третьей группы, выход которого соединен с j-м информационным входом регистра, третий вход j-ro элемента И третьей группы подключен к j-му входу запроса устройства.

   79

   15 17

   iifrCSil

   .

   1

   k

   j сч сч еч гч f гч. г г с, «ч- Р1.

   J

   55

   i

   J

   г, nl fi. ts.

   fv fi

   ti „1 ill Ч-ч ri с ,i

   Фиг. 5

   элемент задержку элемент МП W

   t элемент j-Ш1

   ФормфЖмевь мн/умсо/

   элемент

   t элемент j-Ш1

   86