SU1742990A1 - Logical member - Google Patents

Abstract

Изобретение относитс  к импульсной технике и позвол ет расширить функциональные возможности логического элемента . Сущность изобретени : логический элемент содержит первый 1, второй 2, третий 3, четвертый 4 и п тый 5 транзисторы, резистор 6, первый 7 и второй 8 источники тока, первую и вторую 10 шины опорного напр жени , первый 11 и второй 12 входы, выход 13, первый 14, второй 15, третий 16, четвертый 17, п тый 18, шестой 19 и седьмой 20 дополнительные транзисторы, дополнительный источник тока 21 и третий вход 22. 1 ил.The invention relates to a pulse technique and allows the functionality of a logic element to be expanded. The invention: the logic element contains the first 1, second 2, third 3, fourth 4 and fifth 5 transistors, resistor 6, first 7 and second 8 current sources, first and second 10 voltage buses, first 11 and second 12 inputs, output 13, first 14, second 15, third 16, fourth 17, fifth 18, sixth 19 and seventh 20 additional transistors, an additional current source 21 and the third input 22. 1 Il.

Description

соwith

СWITH

Изобретение относитс  к импульсной технике, в частности к логическим элементам на переключении тока, и может быть использовано в сверхскоростных интегральных схемах дл  построени  комбинационной части логических схем.The invention relates to a pulse technique, in particular to logic elements on current switching, and can be used in ultra-high speed integrated circuits for constructing a combination part of logic circuits.

Известные логические элементы, выполненные на двух и более токовых ключах, с двум  уровн ми переключени  тока, причем максимальна  задержка таких схем примерно равна задержке одного токового ключа. Однако в элементе, построенной данным образом, через резистор, формирующий логический перепад, может одновременно протекать 0, 1, 2 и более токовKnown logic elements made on two or more current switches with two levels of current switching, and the maximum delay of such circuits is approximately equal to the delay of one current switch. However, in the element constructed in this way, 0, 1, 2 and more currents can flow simultaneously through a resistor that forms a logical difference.

токовых ключей. Дл  стабилизации уровн  логического нул  в элемент введен параллельно этому резистору ограничительный диод, что, однако, не позвол ет сохран ть достаточно стабильный уровень логического нул  в элементе и приводит к увеличению задержки.current keys. To stabilize the logic zero level, a limiting diode is introduced in parallel to this resistor in the element, which, however, does not allow to maintain a fairly stable level of logical zero in the element and leads to an increase in the delay.

Наиболее близкой по технической сущности  вл етс  логический элемент, реализующий функцию F(Xi, Х2) Xi + Х2 на двух уровн х переключени  тока, т.е. формирует функцию,  вл ющуюс  частным случаем требуемой при Хз 1. Недостатком этого элемента  вл етс  невозможность реализа- ции функции F(Xi, Х2, Хз) (Xi + Х2) Хз отThe closest in technical essence is a logical element that implements the function F (Xi, X2) Xi + X2 at two levels of current switching, i.e. forms a function that is a special case required for Xs 1. The disadvantage of this element is the impossibility of implementing the function F (Xi, X2, Xs) (Xi + X2) Xs from

vi N ю чэ ю оvi n y che y o o

трех переменных, кажда  из которых отлична от const.three variables, each of which is different from const.

Цель изобретени  - расширение функциональных возможностей логического элемента .The purpose of the invention is to expand the functionality of the logical element.

Поставленна  цель достигаетс  тем, что в логический элемент на переключении тока , содержащий п ть транзисторов, резистор , два источника тока, две шины опорного напр жени , два входа и выход, эмиттеры первого и второго транзисторов подключены к первому источнику тока, коллектор первого транзистора соединен с эмиттерами третьего и четвертого транзисторов , база первого транзистора соединена с эмиттером п того транзистора и вторым источника тока, база второго транзистора - с первой шиной опорного напр - жени , база четвертого транзистора подключена к второй шине опорного напр жени , база п того транзистора соединена с первым входом, база третьего транзистора соединена с вторым входом, первый вывод резистора подключен к выходу, коллектор п того транзистора подключен к второму выводу резистора, введены семь дополнительных транзисторов, дополнительный источник тока и третий вход, причем эмиттеры первого и второго дополнительных транзисторов соединены с дополнительным источником тока, база первого дополнительного транзистора соединена с базой первого транзистора ,база второго дополнительного транзистора - с первой шиной опорного напр жени , базы третьего и шестого дополнительных транзисторов соединены с третьим входом, база четвертого допол- нительного транзистора соединена с вторым входом, а коллектор четвертого дополнительного транзистора с коллекторами седьмого дополнительного транзистора и четвертого транзистора и выходом, коллекторы второго, третьего, п того и шестого дополнительных транзисторов соединены с коллекторами третьего и п того транзисторов, базы п того и седьмого дополнительных транзисторов соединены с второй шиной опорного напр жени , эмиттеры четвертого и п того дополнительных транзисторов соединены с коллектором первого дополнительного транзистора, эмиттер третьего дополнительного транзистора соединен с эмиттером третьего транзистора , коллектор второго транзистора соединен с эмиттерами шестого и седьмого дополнительных транзисторов.The goal is achieved by the fact that a current-switching logic element containing five transistors, a resistor, two current sources, two reference voltage buses, two inputs and an output, the emitters of the first and second transistors are connected to the first current source, the collector of the first transistor is connected with the emitters of the third and fourth transistors, the base of the first transistor is connected to the emitter of the fifth transistor and the second current source, the base of the second transistor is connected to the first bus of the reference voltage, the base of the fourth transistor connected to the second bus of the reference voltage, the base of the pt transistor is connected to the first input, the base of the third transistor is connected to the second input, the first output of the resistor is connected to the output, the collector of the fifth transistor is connected to the second output of the resistor, seven additional transistors are introduced, an additional current source and the third input, with the emitters of the first and second additional transistors connected to an additional current source, the base of the first additional transistor connected to the base of the first transistor, b for the second additional transistor — with the first bus of the reference voltage; the bases of the third and sixth additional transistors are connected to the third input, the base of the fourth additional transistor is connected to the second input, and the collector of the fourth additional transistor to the collectors of the seventh additional transistor and the fourth transistor and output, the collectors of the second, third, fifth, and sixth additional transistors are connected to the collectors of the third and fifth transistors, the base of the fifth and seventh complements lnyh transistors are connected to the second bus of the reference voltage, the emitters of the fourth and fifth additional transistors are connected to the collector of the first additional transistor, the emitter of the third transistor is further connected to the emitter of the third transistor, the collector of the second transistor is connected to the emitters of the sixth and seventh additional transistors.

Введение дополнительных элементов позвол ет реализовать функцию F(Xi, X2, Хз) ( + Xa)-X3, причем через резистор протекает одновременно не более одного тока первого источника тока или дополнительного источника тока, поэтому не требуетс  подключени  ограничительного диода, а задержка практически равна задержке схемы, реализующей функцию F(Xi,X2) Xi + .The introduction of additional elements makes it possible to realize the function F (Xi, X2, Xs) (+ Xa) -X3, with no more than one current of the first current source or an additional current source flowing through the resistor at the same time, and therefore the connection of the limiting diode is not required, and the delay is almost equal the delay of the circuit implementing the function F (Xi, X2) Xi +.

Ни одного известного логического элемента , позвол ющего реализовать аналогичную функцию аналогичным образом, нами не обнаружено.We did not find any known logical element that allows us to realize a similar function in the same way.

На чертеже представлена электрическа  схема логического элемента, реализующего функциюThe drawing shows the electrical circuit of the logic element that implements the function

F(Xi,X2,X3) (Xi+X2) -Хз.F (Xi, X2, X3) (Xi + X2) - Xs.

Логический элемент, реализующий функцию F(Xi, X2, Хз) (Xi + Ха) -Хз, содержит п ть транзисторов 1-5, резистор 6, два источника 7, 8, две шины опорного напр жени  9, 10, два входа 11, 12 и выход 13. Эмиттеры первого и второго транзисторов 1, 2 подключены к первому источнику тока 7. Коллектор первого транзистора 1 соединен с эмиттерами третьего и четвертогоThe logic element that implements the function F (Xi, X2, Xs) (Xi + Xa) -Xs contains five transistors 1-5, a resistor 6, two sources 7, 8, two buses of the reference voltage 9, 10, two inputs 11 , 12 and output 13. The emitters of the first and second transistors 1, 2 are connected to the first current source 7. The collector of the first transistor 1 is connected to the emitters of the third and fourth

транзисторов 3, 4. База первого транзистора 1 соединена с эмиттером п того транзистора 5 и вторым источником тока 8. База второго транзистора 2 соединена с первой шиной опорного напр жени  9. Базаtransistors 3, 4. The base of the first transistor 1 is connected to the emitter of the pth transistor 5 and the second current source 8. The base of the second transistor 2 is connected to the first voltage reference bus 9. Base

четвертого транзистора 4 подключена к второй шине опорного н а - пр жени  10. База п того транзистора 5 соединена с первым входом 11. База третьего транзистора 3 соединена с вторым входомthe fourth transistor 4 is connected to the second bus of the reference voltage a - yarn 10. The base of the p transistor 5 is connected to the first input 11. The base of the third transistor 3 is connected to the second input

12. Первый вывод резистора 6 подключен к выходу 13. Коллектор п того транзистора 5 подключен к второму выводу резистора 6. Согласно изобретению в логический элемент введены семь дополнительных транзисторов 14-20, дополнительный источник тока 21 и третий вход 22, причем эмиттеры первого и второго дополнительных транзисторов 14, 15 соединены с дополнительным источником тока 21, база первого дополнительного транзистора 14 соединена с базой первого транзистора 1, база второго дополнительного транзистора 15 - с первой шиной опорного напр же- ни  третьего и шестого дополнительных транзисторов 16, 19 соединены с третьим входом 22, база четвертого дополнительного транзистора 17 соединена с вто- рым входом 12, а коллектор четвертого дополнительного транзистора 17-с коллекторами седьмого дополнительного транзистора 20 и четвертого транзистора 4 и выходом 13, коллекторы второго и третьего, п того и шестого дополнительных транзисторов 15-19 соединены с коллекторами12. The first pin of the resistor 6 is connected to the output 13. A collector of the 5th transistor 5 is connected to the second pin of the resistor 6. According to the invention, seven additional transistors 14-20, an additional current source 21 and a third input 22 are introduced into the logic element, the emitters of the first and second additional transistors 14, 15 are connected to an additional current source 21, the base of the first additional transistor 14 is connected to the base of the first transistor 1, the base of the second additional transistor 15 is connected to the first bus of the reference voltage third first and sixth additional transistors 16, 19 are connected to the third input 22, the base of the fourth additional transistor 17 is connected to the second input 12, and the collector of the fourth additional transistor 17 with the collectors of the seventh additional transistor 20 and the fourth transistor 4 and the third, fifth and sixth additional transistors 15-19 are connected to the collectors

третьего и п того транзисторов 3, 5, база п того и седьмого дополнительных транзисторов 18, 20 соединены с второй шиной опорного напр жени  10, эмиттеры четвертого и п того дополнительных транзисторов 17, 18 соединены с коллекторами первого дополнительного транзистора 14, эмиттер третьего дополнительного транзистора 16 соединен с эмиттером третьего транзистора 3, коллектор второго транзистора 2 соединен с эмиттерами шестого и седьмого дополнительных транзисторов 19, 20.the third and fifth transistors 3, 5, the base of the fifth and seventh additional transistors 18, 20 are connected to the second reference voltage bus 10, the emitters of the fourth and fifth additional transistors 17, 18 are connected to the collectors of the first additional transistor 14, the emitter of the third additional transistor 16 is connected to the emitter of the third transistor 3, the collector of the second transistor 2 is connected to the emitters of the sixth and seventh additional transistors 19, 20.

Предложенный логический элемент функционирует следующим образом.The proposed logical element operates as follows.

На входы 11, 12, 22 подаютс  сигналы, соответствующие уровню логического нул  или единицы. В таблице представлены пути протекани  токов первого источника тока 7 (И) и дополнительного источника тока 21 (12) при различных комбинаци х входных сигналов (всего комбинаций ),, а также значение на выходе 13) в случае, когда один из токов протекает через резистор 6, на выходе 13 формируетс  уровень логического нул , в противном случае - уровень логической единицы. Как следует из таблицы , логической элемент реализует функцию F(Xi, Х2, Хз) (Xi + Х2) Хз, причем одновременно через резистор 6 протекает не более одного тока (или И или te), т.е. уровень логического нул  остаетс  посто нным. Таким образом, предложенный логический элемент по сравнению с известным позвол ет реализовать функцию от трех переменных, т.е. расширить функциональные возможности , причем задержка остаетс  практически равной задержке логического элемента, реализующего функцию от двух переменных.The inputs 11, 12, 22 are supplied with signals corresponding to a logic zero or one level. The table shows the flow paths of the currents of the first current source 7 (I) and auxiliary current source 21 (12) with various combinations of input signals (total combinations), as well as the value at output 13) in the case when one of the currents flows through a resistor 6, a logic zero level is formed at the output 13, otherwise a logic one level. As follows from the table, the logical element implements the function F (Xi, X2, Xs) (Xi + X2) Xs, and at the same time not more than one current flows through the resistor 6 (or I or te), i.e. the logical zero level remains constant. Thus, the proposed logical element, in comparison with the known one, allows one to realize a function of three variables, i.e. extend the functionality, with the delay remaining almost equal to the delay of the logic element implementing the function of two variables.

Claims (1)

Формула изобретени  Логический элемент, содержащий п ть транзисторов, резистор, два источника тока , две шины опорного напр жени , два входа и выход, эмиттеры первого и второго транзисторов подключены к первому источнику тока, коллектор первого транзистораThe invention is a logic element containing five transistors, a resistor, two current sources, two reference voltage buses, two inputs and an output, the emitters of the first and second transistors are connected to the first current source, the collector of the first transistor соединен с эмиттерами третьего и четвертого транзисторов, база первого транзистора соединена с эмиттером п того транзистораconnected to the emitters of the third and fourth transistors, the base of the first transistor is connected to the emitter of the fifth transistor и вторым источником тока, база второго транзистора - с первой шиной опорного напр жени , база четвертого транзистора подключена к второй шине опорного напр жени , база п того транзистора соединенаand the second current source, the base of the second transistor - with the first bus voltage, the base of the fourth transistor is connected to the second bus voltage, the base of the nth transistor is connected с первым входом, база третьего транзистора соединена с вторым входом, первый вывод резистора подключен к выходу, коллектор п того транзистора подключен к второму выводу резистора, отличающийс  тем, что,с целью расширени  функциональных возможностей, в логический элемент введены семь дополнительных транзисторов, дополнительный источник тока и третий вход, причем эмиттеры первого и второго дополнительных транзисторов соединены с дополнительным источником тока, база первого дополнительного транзистора соединена с базой первого транзистора , база второго дополнительногоwith the first input, the base of the third transistor is connected to the second input, the first output of the resistor is connected to the output, the collector of the fifth transistor is connected to the second output of the resistor, characterized in that, to expand its functionality, seven additional transistors are introduced into the logic element, an additional source current and the third input, the emitters of the first and second additional transistors are connected to an additional current source, the base of the first additional transistor is connected to the base of the first trans Zistor, the base of the second additional транзистора - с первой шиной опорного напр жени , базы третьего и шестого дополнительных транзисторов соединены с третьим входом, база четвертого дополнительного транзистора соединена с вторымtransistor - with the first bus voltage reference, the base of the third and sixth additional transistors connected to the third input, the base of the fourth additional transistor connected to the second входом, а коллектор четвертого дополнительного транзистора - с коллекторами седьмого дополнительного транзистора и четвертого транзистора и выходом, коллекторы второго, третьего, п того и шестогоthe input, and the collector of the fourth additional transistor - with the collectors of the seventh additional transistor and the fourth transistor and the output, the collectors of the second, third, fifth and sixth дополнительных транзисторов соединены с коллекторами третьего и п того транзисторов , базы п того и седьмого дополнительных транзисторов соединены с второй шиной опорного напр жени , эмиттеры четвертого и п того дополнительных транзисторов соединены с коллектором первого дополнительного транзистора, эмиттер третьего дополнительного транзистора соединен с эмиттером третьего транзистора,Additional transistors are connected to the collectors of the third and fifth transistors, the bases of the fifth and seventh additional transistors are connected to the second reference voltage bus, the emitters of the fourth and fifth additional transistors are connected to the collector of the first additional transistor, the emitter of the third additional transistor is connected to the emitter of the third transistor, коллектор второго транзистора соединен с эмиттерами шестого и седьмого дополнительных транзисторов.the collector of the second transistor is connected to the emitters of the sixth and seventh additional transistors. Примечание. Протекание тока по пути коллектор-эмиттер транзисторов с номером i обозначено как Tj, а протекание тока через резистор 8 - как R. Запись /Tj+Tj/ означает, что ток протекает параллельно через оба транзистора / после них он вновь складываетс /.Note. The flow of current along the path of the collector-emitter of the transistors with the number i is denoted as Tj, and the flow of current through the resistor 8 as R. The entry (Tj + Tj) means that the current flows in parallel through both transistors (after them it folds again). 7 о-7 o- 21о Pjn7f wg, -зЦ -и-Ь-ч---4--- | 21o Pjn7f wg, -zC -i-bh --- 4 --- | п°-%5n ° -% 5 Л1L1 КTO .J.J иand