SU1741226A1

SU1741226A1 - Быстродействующее устройство автоматического переключени источников питани

Info

Publication number: SU1741226A1
Application number: SU894773260A
Authority: SU
Inventors: Юрий Константинович Величко; Александр Владимирович Пономаренко
Original assignee: Киевский Институт Инженеров Гражданской Авиации Им.60-Летия Ссср
Priority date: 1989-12-25
Filing date: 1989-12-25
Publication date: 1992-06-15

Abstract

Сущность изобретени : устройство содержит секцию шин гарантированного питани , подключенную через два блока силовых тиристоров к двум источникам питани , напр жение на которых контролируетс двум датчиками напр жени , два датчика тока, датчик сравнени напр жени , обеспечивающий подключение потребителей к источнику питани с напр жением, наиболее близким к номинальному , что улучшает качество электроэнергии у потребителей, третий датчик напр жени , контролирующий напр жение на секции шин гарантированного питани , и логический блок, который на основании входных сигналов отдатчиков вырабатывает логические сигналы управлени блоками силовых тиристоров и вы вл ет их отказы что повышает надежность электроснабжени потребителей. 3 ил.

Description

Изобретение относитс к электротехнике и может быть использовано в устройствах автоматического переключени нагрузки с одного источника питани на другой.

Цель изобретени -улучшение качества напр жени , подаваемого потребител м, и повышение надежности их электроснабжени /

На фиг. 1 приведена структурна схема быстродействующего устройства автоматического переключени источников питани ; на фиг. 2 - функциональна схема логического блока устройства; на фиг. 3 - таблица истинности логического блока устройства.

Устройство содержит подключенную к источникам 1 и 2 питани (ИП) через датчики 3 и 4 тока и блоки 5 и 6 силовых тиристоров (СТ), имеющих встроенную систему контрол отказов СТ типа пробой, секцию 7 шин гарантированного питани (ШГП) с клеммами дл подключени нагрузки, датчики 8, 9

и 10 напр жени , контролирующих напр жение соответственно на ИП1, ИП2 и секции ШГП7, датчик 11 сравнени напр жени , подключенный к датчикам 8 и 9 напр жени , и логический блок 12, управл ющий через блоки 13 и 14 управлени СТ блоками СТ 5 и 6.

Логический блок 12 содержит п ть элементов НЕ 15-19, четы ре элемента И 20-23, восемь элементов ИЛИ 24-31, два элемента ИЛИ-НЕ 32, 33 и четыре кнопки 34-37 разблокировани логического блока 12 после устранени отказов блоков СТ 5 и 6.

Предлагаемое устройство работает следующим образом.

Секци ШГП7 получает питание через блок СТ5 от ИП1 или через блок СТ6 от ИП2 Выбор ИП, к которому подключаетс секци ШГП 7, осуществл етс логическим блоком 12 на основании информации, получаемой отдатчиков 8,9 и 10 напр жени , датчика 11

XI

сравнени напр жени , датчиков 3 и 4 тока и встроенных систем контрол отказов СТ типа пробой блоков СТ 5 и 6.

Контроль напр жени на ИП1 и 2 осуществл етс с помощью датчиков 8 и 9 напр жени , которые выдают на выходах сигнал логической единицы, если контролируемое напр жение находитс в допустимых пределах . Если контролируемое напр жение любой из фаз выходит за пределы допуска ( Ли 10%), то на выходе датчиков 8 и 9 напр жени формируетс сигнал логического нул с задержкой времени Ati, необходимой дл того, чтобы не происходило переключение при кратковременных бросках напр жени .

Контроль напр жени на секции ШГП 7 осуществл етс с помощью датчика 10 напр жени , который работает аналогично датчикам 8 и 9 напр жени . Пределы допуска отклонени напр жени , при которых происходит срабатывание датчика 10 напр жени , установлены на несколько процентов больше, чем у датчиков 8 и 9 напр жени , а задержка времени выработки сигнала логического нул составл ет At2 Ati, причем разница At2 - Ati зависит от быстродействи логического элемента НЕ 17 (см. фиг. 2) и необходима дл устранени ложного срабатывани системы контрол отказов СТ типа обрыв, выполненной на элементах И 21, 22 и ИЛИ 27, 28.

Датчик 11 сравнени напр жени , подключенный к датчикам 8 и 9 напр жени , имеет два выхода и производит сравнение напр жений ИП1 и 2. Датчик 11 сравнени напр жени вырабатывает сигнал логической единицы на выходе 11,1 (см. фиг. 2) и сигнал логического нул на выходе 11.2, если отклонение напр жени от номинального значени ИП1 меньше, а ИП2 больше и разница между напр жением ИП1 и 2 больше определенного, наперед заданного значени Аи . Значение Ли рассчитываетс и устанавливаетс индивидуально дл каждой сети. Если же отклонение напр жени от номинального значени ИП1 больше, а ИП2 меньше и разница между напр жением ИП1 и 2 также больше AU1 , то сигналы на выходах 11.1 и 11.2 мен ютс на обратные. В случае, если разница между напр жени ми ИП1 и 2 меньше AU , то на обоих выходах датчика 11 сравнени напр жени вырабатываютс сигналы логического нул . По вление на обоих выходах датчика 11 сравнени напр жени сигналов логической единицы недопустимо.

Датчики 3 и 4 тока производ т контроль тока в каждой фазе ИП1 и 2. Датчики 3 и 4

выдают на первых выходах 3.1 и 4.1 сигнал логического нул при токе во всех фазах меньше минимального тока нагрузки, а сигнал логической единицы в остальных случа- х с задержкой времени Ats А1г, причем At3 - At2 At2 - Ati. Задержка времени А также необходима дл устранени ложного срабатывани системы контрол отказов СТ. На вторых выходах 3.2 и 4.2 сигнал логической единицы вырабатываетс , если ток в любой из фаз превысит минимальное значение тока короткого замыкани , а сигнал логического нул вырабатываетс в остальных случа х.

Включение блоков СТ 5 и 6 осуществл етс через блоки 13 и 14 управлени СТ сигналом логической единицы, вырабатываемой логическим блоком 12 на основании сигналов от датчиков. Сигнал логического

нул на выходе логического блока 12 вл етс сигналом на отключение блоков СТ 5 и 6. Блоки 13 и 14 управлени СТ имеют электрическую блокировку одновременного включени блоков СТ 5 и 6.

Рассмотрим работу логического блока

12 (см. фиг. 2) в различных режимах работы сети.

Допустим, что на ИП1 и 2 номинальное напр жение. Допустим также, что секци

ШГП7 получает питание от ИП1 через блок СТ5.

При отклонении напр жени от номинального значени на ИП1 более, чем на AU по сравнению с ИП2, на элемент НЕ 16

поступит сигнал логической единицы ( 1) и соответственно на первый вход элемента ИЛИ 24 (нумеризаци входов логических элементов дона сверху вниз) поступит сигнал логического нол (О). На выходе элемента ИЛИ 24 выработаетс О (на втором входе элемента ИЛИ 24 О, если блок СТ 6 исправлен), который поступает на третий вход элемента И 20. На выходе последнего также О, который через элемент ИЛИ 25

поступит на блок управлени СТ 13. Как только силовые тиристоры всех фаз блока СТ 5 отключаютс , на входе элемента НЕ 19 по витс О и соответственно на втором входе элемента И 23 будет 1. На остальных

входах элемента И 23 также 1 и поэтому на его выходе вырабатываетс 1, На выходе элемента ИЛИ 31 будет 1 и блок СТ 6 включитс . Секци ШГП7 получит питание отИП2.

Рассмотрим один из аварийных режимов работы устройства.

Допустим питание секции ШГП7 осуществл лось от ИП1 и произошел отказ типа обрыв силовых тиристоров в одной из фаз

блока СТ5. Через врем A t2 на вход элемента НЕ 17 поступит О и соответственно на втором входе элемента И 21 по витс 1.

На первом и третьем входах элемента И 21 также 1 и поэтому на выходе элементов И 21 и ИЛИ 26 будет 1, котора поступит в систему сигнализации, а также заблокирует элемент ИЛИ 26 и поступит на элемент ИЛИ-НЕ 32. На четвертом входе элемента И 20 будет О, и блок СТ 5 отключитс , а блок СТ 6 включитс . Питание секции ШГП7 будет осуществл тьс от ИП2 при любом отклонении его напр жени от номинального значени в пределах ± AU. Сигнал на включение блока СТ 5 не будет поступать до тех пор, пока оператор после устранени неисправности не сбросит 1 со второго входа элемента ИЛИ 26 кнопкой 34. При этом на третьем входе элемента И 21 будет О, так как блок СТ 5 отключен, и поэтому на первом входе элемента ИЛ И 26 также будет О. После нажати кнопки 34 на выходе элемента ИЛИ 26 установитс О, сигнал аварии сброситс , логический блок 12 разблокируетс и продолжит работу в нормальном режиме , v

Все нормальные и аварийные режимы работы устройства представлены с помощью таблицы истинности логического блока 12 (см. фиг. 3).

В таблице приведены логические сигналы , поступающие на входы логического блока 12 и получаемые с его выходов. Таблица составлена дл двух исходных режимов, когда включен блок СТ 6 или когда включен блок СТ 5 и качество напр жений на ИП1 и 2 одинаково. Логические сигналы дл этих режимов приведены в строках 1 и 7. В остальных строках приведены логические сигналы , получаемые после переключений при различных изменени х исходного режима, которые указаны в графе Режимы работы. В режиме Короткое замыкание у потребител сигналы приведены до момента отключени тока короткого замыкани защитой на фидере потребител . После срабатывани защиты система вернетс в исходный режим. Номера входов и выходов логического блока 12 указаны на фиг. 2.

Технически логический блок 12 может быть реализован путем применени в качестве логических элементов цифровых микросхем , например, серии К155.

Таким образом по сравнению с прототипом предлагаемое устройство обладает р дом преимуществ. Во-первых, увеличена надежность электроснабжени и качество электроэнергии у потребителей за счет применени дополнительного датчика напр жени и датчика сравнени напр жени , что позвол ет подключать нагрузку к источнику питани с лучшими показател ми качества напр жени . Во-вторых, увеличена надежность работы самого устройства за счет применени системы контрол блока силовых тиристоров и элементов, управл ющих ими, что повышает надежность электроснабжени потребител .

Claims

0 Формула изобретени

Быстродействующее устройство автоматического переключени источников питани , содержащее первый и второй блоки силовых тиристоров, включенных в фазах

5 первого и второго источников питани , два блока управлени силовыми тиристорами. первый датчик тока и логический блок, отличающеес тем, что, с целью улучшени качества напр жени , подаваемого потреби0 тел м, и повышени надежности их электроснабжени , логический блок имеет одиннадцать входом и шесть выходов, первый датчик тока включен между первым источником питани и первым блоком силовых

5 тиристоров, а в устройство введены второй датчик тока, включенный между вторым источником питани и вторым блоком силовых тиристоров, первый и второй датчики напр жени , подключенные к первому и вто0 рому источникам питани , третий датчик напр жени , подключенный к секции шин гарантированного питани с клеммами дл подключени нагрузки, и датчик сравнени напр жени , два входа которого подключе5 ны к выходам первого и второго датчиков напр жени , причем выходы первого, второго и третьего датчиков напр жени подключены соответственно к первому, второму и третьему входу логического бло0 ка, два выхода второго и два выхода первого датчиков тока подключены соответственно к четвертому, п тому, шестому и седьмому входам логического блока, два выхода датчика сравнени напр жени подключены к

5 восьмому и дев тому входам логического блока, первый и второй выходы которого подключены соответственно к первому и второму блоку управлени силовыми тиристорами , выходы последних подключены со0 ответственно к первому и второму блокам силовых тиристоров, сигнальные выходы которых подключены к дес тому и одиннадцатому входам логического блока, третий, четвертый, п тый и шестой выходы которого

5 соединены с клеммами дл подключени системы , сигнализирующей о пробое и обрыве первого блока силовых тиристоров, пробое и обрыве второго блока силовых тиристоров соответственно, причем логический блок содержит п ть элементов НЕ, четыре элемента И, восемь элементов ИЛИ, два элемента ИЛИ-НЕ и четыре кнопки деблокировани логического блока после устранени отказов блоков силовых тиристоров, причем первый вход логического блока соединен с первыми входами первого элемента И и первого элемента ИЛИ, второй вход логического блока соединен с первыми входами второго элемента И и второго элемента ИЛИ, третий вход логического блока соеди- нен со входом первого элемента НЕ, выход которого соединен со вторыми входами третьего и четвертого элементов И, четвертый вход логического блока соединен с третьим входом третьего элемента И и вхо- дом второго элемента НЕ, выход которого соединен со вторым входом второго элемента И, п тый и седьмой входы логического блока соединены соответственно с первыми входами третьего и четвертого элементов ИЛИ, выходы которых соединены соответственно с первым и вторым выходами логического блока, шестой вход логического блока соединен с третьим входом четвертого элемента И и входом третьего элемента НЕ, выход которого соединен со вторым входом первого элемента И, восьмой и дев тый входы логического блока соединены со входами соответственно четвертого и п того элементов НЕ, выходы которых соеди- йены с первыми входами соответственно первого и второго элементов ИЛИ, выходы которых соединены с четвертыми входами соответственно первого и второго элементов И, дес тый вход логического блока сое-

динен с первым входом п того элемента ИЛИ, выход которого соединен с третьим входом третьего элемента ИЛИ, третьим выходом логического блока и через первую кнопку со вторым входом третьего элемента ИЛИ, одиннадцатый вход логического блока соединен с первым входом шестого элемента ИЛИ, выход которого соединен с третьим входом четвертого элемента ИЛИ, п тым выходом логического блока и через вторую кнопку со вторым входом шестого элемента ИЛИ, выход первого элемента ИЛИ соединен с первым входом седьмого элемента ИЛИ , выход которого соединен со вторыми входами первого элемента ИЛИ и первого элемента ИЛИ-НЕ, четвертым выходом логического блока и через третью кнопку со вторым входом седьмого элемента ИЛИ, выход четвертого элемента И соединен с первым входом восьмого элемента ИЛИ, выход которого соединен со вторыми входами восьмого элемента ИЛИ и второго элемента ИЛИ-НЕ, шестым выходом логического блока и через четвертую кнопку со вторым входом восьмого элемента ИЛИ, первые входы первого и второго элементов ИЛИ-НЕ соединены соответственно со вторым и первым выходами логического блока, а выходы первого и второго элементов ИЛИ-НЕ соединены с третьими входами соответственно первого и второго элементов И, выходы которых соединены со вторыми выходами соответственно третьего и четвертого элементов ИЛИ.

игл

ИП2

ел ел

ел о