SU1711165A1 - Device for parallel counting of quantity of units in binary n-digit code - Google Patents

Abstract

Изобретение откоситсй к вычислительной технике и может быть использовано в системах контрол  цифровой информации. Целью изобретени   вл етс  повышение достоверности счета. Устройство содержит входной регистр 1,. триггер 2, блок 3 Суммировани , выходной регистр 4. сумматор 5, блок 6 сравнени , информационные 7 и так: товый 8 входы, вход 9 сброса, контрольный 10 м информационные 11 выходы устройства . Блок 3 суммировани  содержит сумматоры З.К. 3 й .The invention is adapted to computer technology and can be used in digital information control systems. The aim of the invention is to increase the reliability of the account. The device contains an input register 1 ,. trigger 2, block 3 Summation, output register 4. adder 5, block 6 comparisons, information 7 and so: combo 8 inputs, input 9 reset, control 10 m information 11 outputs of the device. The summation unit 3 contains adders Z.K. 3rd

Description

Изобретение относитс  к вычислитель ной технике и может быть использовано в системах контрол  цифровой информации.The invention relates to a computing technique and can be used in digital information control systems.

Целью изобретени   вл етс  повышение достоверности счета.IThe aim of the invention is to increase the reliability of the account.

На фиг.1 представлен структурна  схема устройства дл  п 8; на фиг.2 - временные диаграммы сигналов; на фиг.З - пример выполнени  блока сравнени .Figure 1 shows the block diagram of the device for p 8; figure 2 - timing charts of signals; Fig. 3 shows an example of execution of the comparison block.

Устройство содержит входной регистр 1, триггер 2. блок 3 суммировани , выходной регистр 4, сумматор 5, блок 6 сравнени , информационные 7 и тактовый 8 входы, вход 9 сброса, контрольный 10 и информационные 11 выходы. Блок 3 суммировани  содержит сумматоры З.К, соединенные соответствующим образом.The device contains an input register 1, a trigger 2. a summation unit 3, an output register 4, an adder 5, a comparison unit 6, informational 7 and clock 8 inputs, a reset input 9, a control 10 and informational 11 outputs. The summation unit 3 contains adders Z.K, connected in a corresponding way.

Устройство работает следующим образом .The device works as follows.

В начальный момент времени на вход 9 сброса устройства поступает импульс, сбрасывающий триггер 2 в нулевое состо ние. На вход 8 устройства поступают синхроимпульсы СИ, тактирующие работу устройс  ва. Под действием этих импульсов,At the initial moment of time, a pulse arrives at the input 9 of the device reset, resetting trigger 2 to the zero state. At the device's input 8, there are SR synch pulses, clocking the operation of the device. Under the influence of these impulses,

приход щих на счетный вход триггера Т-ти- па, на его инверсном выходе формируетс  сигнал L, показанный на фиг.2. На входы 7 устройства поступают разр ды двоичного числа А. Это число ларзфазным кодом записываетс  во входной регистр 1 по заднему фронту синхросигналов СИ. При этом на вход режима входного регистра 1 подаетс  с инверсного выхода триггера 2 единичный уровень сигнала L, разрешающий прием кода .arriving at the counting input of a T-type trigger, at its inverse output a signal L is formed, shown in FIG. The inputs of the device 7 receive bits of the binary number A. This number is written by a phase code written to the input register 1 on the trailing edge of the SI sync signals. At the same time, the input of the input register mode 1 is fed from the inverse output of the trigger 2 to a unit signal level L, allowing the reception of a code.

Входной регистр 1 имеет 2п разр дов дл  хранени  парафазного кода л-разр д- ного числа, причем инверсный вход(2}-1)-го и пр мой вход 2)-го разр дов этого регистра объединены между собой и  вл ютс  j-м входом входного регистра 1., j-м выходом которого  вл етс  выход 2j-ro разр да , ГгГInput register 1 has 2p bits for storing a paraphase code of a l-bit dd, the inverse input of the (2} -1) -th and direct input 2) -th bits of this register are interconnected and are j- m input input register 1., the j-th output of which is the output of the 2j-ro bit, Gyy

В результате записи парафазного кода во входной регистр 1 на его выходах по вл етс  пр мой код двоичного числа А. Этот код поступает на входы А и В сумматоров 3.1-3.4 первой группы блока 3 суммировани . Сигнал суммы каждого предыдущегоAs a result of writing the paraphase code into the input register 1, a binary code A direct code appears at its outputs. This code is fed to inputs A and B of adders 3.1-3.4 of the first group of summation block 3. The sum signal of each previous

О СПAbout SP

сумматора З.К группы поступает дл  сложени  на вход переноса Ро последующего сумматора З.К+1 группы. На входы переноса первых сумматоров каждой группы поступает нулевой уровень. Выходы переноса сумматоров З.К предыдущей группы поступают на входы А и В сумматоров З.К последующей группы, в которой также сигнал суммы каждого предыдущего сумматора З.К подеетс  на вход переноса последую- щего сумматора З.К+1. При этом с выходов суммы последних сумматоров З.К первой, второй и т.д. групп снимаютс  соответственно первый (младший), второй и т.д. (по количеству групп) разр ды двоичного кода а количества единиц числа А. Старший разр д кода а снимаетс  с выхода переноса сумматоров З.К последней группы.the adder Z.K of the group is fed in to add to the input of the transfer Po, the subsequent adder Z.K + 1 group. The inputs of the transfer of the first adders of each group receives a zero level. The transfer outputs of the adders Z.K of the previous group are received at the inputs A and B of the adders Z.K of the next group, in which also the sum signal of each previous adder Z.K is transmitted to the transfer input of the subsequent adder Z.K + 1. In this case, with the outputs of the sum of the last adders Z.K first, second, etc. Groups are removed respectively first (younger), second, etc. (by the number of groups) the bits of the binary code and the number of units of the number A. The highest bit of code a is taken from the transfer output of the adders Z.K of the last group.

Код а поступает на входы выходного регистра 4, в который записываетс  по еле- дующему заднему фронту синхроимпульсов СИ с разрешени  сигнала, инверсного L, и поступает на выходы 11 устройства. Одновременно с этим по тому же фронту синхроимпульсов СИ происходит сдвиг на одну позицию парафазного кода во входном регистре 1. (Режим сдвига обеспечиваетс  нулевым уровнем сигнала L на входе режима входного регистра 1). При этом с выходов входного регистра 1 снимаетс  инверсный код числа А и пирамидальна  схема на груп- пахсумматоров З.К подсчитывает (аналогично описанному выше) количество единиц а на инверсном коде.Code A is fed to the inputs of the output register 4, which is recorded on the next falling edge of the SI clock pulses with the resolution signal inverse L, and is fed to the outputs 11 of the device. Simultaneously, on the same front of SR clock pulses, a paraphase code is shifted by one position in the input register 1. (The shift mode is provided by the zero signal level L at the input of the input register 1 mode). In this case, from the outputs of the input register 1, the inverse code of the number A is removed and the pyramidal scheme on the groups of totalizers Z.K. counts (as described above) the number of ones in the inverse code.

Коды а и. а, равные соответственно ко- личеству единиц на пр мом и инверсном кодах числа А. поступают с выходов и входов выходного регистра 4 на группы входов первого и второго слагаемых сумматора 5. Результат г сложени  кодов а и а при пра- Codes a and. a, equal, respectively, to the number of ones on the forward and inverse codes of the number A., are fed from the outputs and inputs of the output register 4 to the groups of inputs of the first and second terms of the adder 5. The result of g is the addition of the codes a and a with the right

вильной работе устройства должен равн тьс  разр дности числа п. Поэтому результат поступает далее на входы блока 6 сравнени , который осуществл ет сравнение результата с числом пив случае их несовпадени  формирует на контрольном выходе 10 устройства сигнал ошибки (единичный уровень).the device should be equal to the number of n bits. Therefore, the result goes further to the inputs of comparison unit 6, which compares the result with the number of beer mismatches and generates an error signal at the control output 10 of the device (unit level).

Claims (1)

Формула изобретени  Устройство дл  параллельного счета количества единиц в двоичном п-разр дном коде, содержащее входной регистр, выходы которого подключены к соответствующим входам блока суммировани , выходы которого соединены с входами выходного регистра , выходы которого  вл ютс  выходами устройства, о тличающеес  тем, что, с целью повышени  достоверности счета, в него введены триггер, сумматор и блок сравнени , а входной регистр выполнен 2п-разр дным, при этом инверсные входы нечетных разр дов входного регистра объединены с пр мыми входами следующих четных разр дов и  вл ютс  информационными входами устройства, выходами входного регистра  вл ютс  выходы четных разр дов, синхровходы входного и выходного регистров и триггера объединены и  вл ютс  тактовым входом устройства, вход сброса триггера  вл етс  входом сброса устройства , пр мой и инверсный выходы триггера соединены соответственно с входом записи выходного регистра и входом режима входного регистра, первые и вторые входы сумматора подключены соответственно к выходам блока суммировани  и выходного регистра, выходы сумматора соединены с входом блока сравнени , выход которого  вл етс  контрольным выходом устройства.Apparatus of the Invention A device for parallel counting of the number of units in a binary p-bit code, containing an input register, the outputs of which are connected to the corresponding inputs of a summation unit, the outputs of which are connected to the inputs of the output register, the outputs of which are outputs of the device that are in order to increase the reliability of the counting, a trigger, an adder and a comparison block are entered into it, and the input register is made 2n-bit, while the inverse inputs of the odd bits of the input register are combined with the right and the inputs of the next even bits are the information inputs of the device, the outputs of the input register are the outputs of even digits, the clock inputs of the input and output registers and the trigger are combined and are the clock input of the device, the reset input of the trigger is the reset input of the device, direct and the inverse outputs of the trigger are connected respectively to the input of the output register recording and the input of the input register mode; the first and second inputs of the adder are connected respectively to the outputs of the summation and output blocks the register, the outputs of the adder are connected to the input of the comparison unit, the output of which is the control output of the device. вых. эй 1.out hey 1. быхм.2bykhm.2 -i-i Фиг. 2FIG. 2 Фиг 3Fig 3