SU1705820A1 - Вычислительное устройство - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано дл  построени  процессоров быстрого преобразовани  Фурье цифровых фильтров, вычислительных машин с комплексной аП иФмегик и. Целью изобретени   вл етс  оасширэнмн Функциональных возможностей устройстрэ за счет выполнени  операции делени  кг плскгных чисел. Устройство содержит э/ ченгы ИЛИ 11, 23, 24. триггеры 12.. 22, узел 15 ончислени  обратной величины, элементы И 14, 16, 20. элемент НЕ ,21,ком- мутэторы 17,18. 19, регистры 13.25.26,27,28, 30, умножитель 29 комплексных чисел. 2 ил.

Description

ел

С

vj

о ел оо ю о

Изобретение относитс  к вычислительной технике и может быть использовано дл  построени  процессоров быстрого преобразовани  Фурье, цифропых фильтров, вычислительных машин с комплексной арифметикой.

Цель изобретени  - расширение функциональных возможностей за счет выполнени  операции делени  комплексных чисел.

На фиг. 1 представлена функциональна  схема вычислительного устройства; на фиг.2 - временна  диаграмма выполнени  операции делени ,

Устройство содержит вход 1 начальной установки, вход 2 кода операции, вход 3 записи кода операции, вход 4 тактовых импульсов , второй 5 и первый б входы разрешени  записи информации, первый 7, второй 8, третий 9 и четвертый 10 информационные входы, первый элемент ИЛИ 11, первыйтриггер 12. п тый регистр 13, второй элемент И 14, узел 15 вычислени  обратной величины, третий элемент И 16, коммутаторы 17-19, первь.Д элемент И 20, элемент НЕ 21.второй триггер 22, второй и третий элементы ИЛИ 23 и 24, с первого по четвертый регистры 25-28. умножитель 29 комплексных чисел, шестой регистр 30, первый 31, второй 32 и третий 33 информационные выходы устройства.

Временна  диаграмма (фиг.2) иллюстрирует соотношение сигналов на входах 4(1) и 3(2). на выходах элементов ИЛИ 23(3) и 24(4), на выходах элементов И 14(5), 16(6) и 20(13), на выходах, триггеров 12(7) и 22(12) и на выходах первого (8), второго (9), третьего (10) и четвертого (11) разр дов регистра (13) при выполнении операции делени  комплексных чисел.

Устройство работает следующим образом .

Перед началом работы с входа 1 поступает импульс положительной пол рности, который устанавливает регистр 13 и триггеры 12 и 22 0 состо ние Лог. О. Сигнал Лог. О с выхода первого разр да регистра 13 устанавливает коммутаторы 17-19 в состо ние , когда на их выходы поступает информаци  с первых входов.

Рассмотрим работу устройства при выполнении операции умножени  комплексных чисел. На вход 2 кода операции поступает код умножени  (Лог, 0), а на информационные входы 7-10 - соответственно действительна  (ReCi ai) и мнима  (ImCi 01) части первого числа, действительна  (ВеСг 32) и мнима  (imC b2) части второго числа.

По переднему фронту сигналов (перепадов уровней с Лог.О в Лог. 1) на входах

3-6 происходит запись информации в триггер 12 (Лог. О), регистры 25 (ai), 26 (bi), 27 (32) и 28 (b2). Информаци  с выходов регистров 2S--28 поступает на входы умножител 

29 комплексных чисел, на выходе которого получаем произведение комплексных чисел , действительна  часть которого поступает на выход 31, а мнима  - на выход 32. Быстродействие устройства при выполне0 нии операции умножени  комплексных-чи- сел определ етс  быстродействием умножител  29 комплексных чисел.

Рассмотрим работу устройства при выполнении операции делени  комплексных

5 чисел. На вход 2 кода операции поступает код делени  (Лог, 1), а на информационные входы 7-10 - соответственно действительна  (Red :ai), мнима  (imCi bi), мнима  (imCi bi) и действительна  (ReCi ai) части

0 делител  Ст. По переднему фронту сигналов на входах 3-6, которые совпадают с передним фронтом первого тактового импульса, происходит запись информации в триггер 12 (Лог. 1), регистры 25 (ai), 26 (bi), 27 (02)

5 и 28 (ai). Информаци  с выходов регистров 25-28 поступает на входы умножител  29 комплексных чисел. По переднему фронту второго тактового импульса Лог.1 с выхода триггера 12 записываетс  в первый раз0 р д регистра 13. Сигнал Лог. 1 с выхода первого разр да регистра 13 устанавливает коммутаторы 17-19 в положение, когда на их выходы поступает информаци  с вторых входов. Перед началом третьего такта на

5 выходах умножител  29 формируютс  результаты умножени . Произведение мнимой части данного умножени  (ai2 +bi2) поступает на вход узла 15 вычислени  обратной величины. По приходу переднего

0 фронта третьего тактового импульса происходит сдвиг информации в регистре 13. В течение третьего такта на первых выходах узла 15 формируетс  нормализованный ре ), который про5

0

5

зультат вычислени 

-а2:

ходит через коммутатор 19 и поступает на вход регистра 28. Коэффициент масштабировани , получаемый при нормализации результатов вычислени  обратной величины/ --п ). формируетс  на вторых выхо- 4)1 + ЬГ

дах узла 15 и поступает на входы регистра 30.

По переднему фронту четвертого импульса происходит сдвиг информации в ре- гистре 13. Сигнал Лог. 1 с выхода третьего разр да регистра 13 устанавливает на выходе элемента И 16 Лог. 1, котора  устанавливает регистр 27 в О, а на выходе

элемента ИЛИ 23 - Лог. 1. Передними фронтами импульсов на синхровходах регистров 28 и 30 производитс  запись информации в данные регистры. В четвертом такте на входы действительной и мнимой частей первого числа и на входы действительной и мнимой частей второго числа умножител  29 поступают соответственно at.

01, О и . По приходу переднего фронai +Ь1

та п того импульса происходит сдвиг информации в регистре 13. Сигнал Лог.О с инверсного выхода четвертого разр да регистра 13 поступает на вторые входы элементов И 14, 16 и устанавливает на их выходах Лог. О. Сигнал Лог. О с выхода элемента И 14 устанавливает коммутатор 19 в положение, когда на его выходы поступает информаци  с первого входа. В п том такте на входы 9 и 10 поступают соответственно действительна  (Re Сг аг) и мнима  (imC2 b2) части делимого С. На выходах умножител  29 формируютс  результаты умножени , которые, проход  через коммутаторы 17 и 18, поступают на входы

31 b1 Ч «Urf

регистров 25 (2- - -)и +ЬГ

По

Л, 27(а2) и 28 (Ь2),

ai + bV N a переднему фронту шестого импульса происходит сдвиг информации в регистре 13 и запись Лог. 1 в триггере 22, котора  поступает на второй и третий входы соответственно элементов 24, 23 и устанавливает на их выходах Лог. 1. По переднему фронту сигналов с выходов элементов ИЛИ 23 и 24 происходит запись информации в регистры ое/ а, 2б/ Ы

ги 1- ---х

а1 +bV ai -Некотора  с выходов данных регистров поступает на входы умножител  29. В шестом такте на выходе элемента И 20 формируетс  импульс положительной пол рности, равный по длительности интервалу между тактовыми импульсами. Сигнал Лог. 1 с выхода элемента И 20 проходит через элемент И 11 и устанавливает триггер 12 и регистр 13 в О. Сигнал Лог. О с выхода первого разр да регистра 13 устанавливает коммутаторы 17 и 18 в положение, когда на их выходы поступает информаци  с первых входов. По переднему фронту седьмого тактового импульса в триггер 22 записываетс  Лог. О. В конце седьмого такта на выходах умножител  29 получаем частное, действи/ Э1Э2 4- blD2 I

тельна  часть(--5--ъ которого постуV ъъ 4. н

/aiD2 -azbi)

al+tf пает на выход 31, а мнима 

V

а + ltf

-Jна выход 32. На выходе 33 получаем масш

табирующий коэффициент результата делени .

Деление комплексных чисел в данном устройстве выполн етс  за врем  7 тактов, 5 длительность которых равна т р2 + км + ум.к 2 где tp2 - врем  записи в регистр;

Ткм - врем  задержки информации на

10 коммутаторе;

tyM.K - врем  умножени  комплексных чисел.

Предлагаемое устройство эффективно используетс  при делении комплексных чи15 сел на комплексную константу. При этом деление комплексных чисел на комплексную константу сводитс  к операции умножени  делимого на предварительно вычисленную обратную величину делител .

20

Claims (1)

1. Формула изобретени  Вычислительное устройство, содержащее четыре регистра и умножитель комплексных чисел, причем выходы первого и

   25 второго регистров соединены соответственно с входами действительной и мнимой частей первого операнда умножител  комплексных чисел, входы действительной и мнимой частей второго операнда которого

   30 соединены с выходами третьего и четвертого регистров соответственно, первый и второй выходы умножител  комплексных чисел соединены с выходом действительной и мнимой частей произведени  устройства,

   35 отличающеес  тем, что. с цепью расширени  функциональных возможностей путем выполнени  операции делени  комплексных чисел, устройство содержит п тый и шестой регистры, два триггера, три

   40 коммутатора, узел вычислени  обратной величины , потри элемента ИЛИ и И и элемент НЕ, причем вход кода операции устройства соединен с информационным входом первого триггера, сйнхровход которого соеди45 нен с входом записи кода операции устройства, вход начальной установки которого соединен с первым входом первого элемента ИЛИ и входом сброса второго триггера, сйнхровход которого соединен с

   50 входом элемента НЕ, синхровходом п того регистра и входом тактовых импульсов устройства , первый и второй входы разрешени  записи устройства соединены с первыми входами второго и третьего эле55 ментов ИЛИ соответственно, вторые входы которых соединены с выходом второго триггера и первым входом первого элемента И. второй вход которого соединен с выходом элемента НЕ, выход первого элемента И соединен с вторым входом первого элемента ИЛИ, выход которого соединен с входами сброса п того регистра и первого триггера, выход которого соединен с входом сдвига п того регистра, выход четвертого разр да которого соединен с информационным входом второго триггера, выход первого разр да п того регистра соединен с управл ющими входами первого и второго коммутаторов и с первым входом второго элемента И, второй вход которого соединен с инверсным выходом третьего разр да п того регистра и первым входом третьего элемента И, второй вход которого соединен с выходом второго разр да п того регистра, выход второго элемента И соединен с управл ющим входом третьего коммутатора, первый и второй информационные входы устройства соединены с первыми информационными входами первого и второго коммутаторов соответственно, вторые информационные входы которых соединены с первым и вторым выходами соответственно умножител  комплексных чисел, третий информационный вход устройства соединен с информационным входом треть1 jTjnjTj-Lnj-LTL.

   2 П

   J Л

   его регистра, вход сброса которого соеди нен с выходом третьего элемента И, синх- ровходом шестого регистра и третьим входом второго элемента ИЛИ, выход которого соединен с синхровходами третьего и четвертого регистров, информационный вход четвертого регистра соединен с выходом третьего коммутатора, первый информационный вход которого соединен с

   четвертым информационным входом устройства , выходы первого и второго коммутаторов соединены с информационными входами первого и второго регистров соответственно, синхровходы которых соединены с выходом

   третьего элемента ИЛИ, второй выход умножител  комплексных чисел соединен с входом узла вычислени  обратной величины, первый и второй выходы которого соединены соответственно с вторым информационным

   входом третьего коммутатора и информэци онным входом шестого регистра, первый и второй выходы умножител  комплексных чисел  вл ютс  выходами действительной и мнимой частей частного устройства выход

   5 шестого регистра - выходом коэффициента масштабировани  устройства.