SU1675890A1 - Test sequencer - Google Patents
Test sequencer Download PDFInfo
- Publication number
- SU1675890A1 SU1675890A1 SU894703959A SU4703959A SU1675890A1 SU 1675890 A1 SU1675890 A1 SU 1675890A1 SU 894703959 A SU894703959 A SU 894703959A SU 4703959 A SU4703959 A SU 4703959A SU 1675890 A1 SU1675890 A1 SU 1675890A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- group
- inputs
- input
- information
- counter
- Prior art date
Links
Landscapes
- Data Exchanges In Wide-Area Networks (AREA)
Abstract
Изобретение относитс к вычислительной технике, к устройствам дл формировани тестов. Преимущественна область использовани - создание аппаратуры тестировани цифровых устройств. Особенностью устройства вл етс то, что оно позвол ет многократно - в М + 1 раз - увеличивать количество формируемых тестовых сигналов , что имеет первостепенное значение дл создани автоматизированных систем диагностики цифровых устройств. Целью изобретени вл етс расширение технических возможностей за счет многократного увеличени одновременно формируемых различных независимых друг от друга последовательностей цифровых сигналов. По- ставленна цель достигаетс за счет введени дополнительных блоков 6 пам ти, демультиплексора 7, группы 8 элементов сложени по модулю два, регистров 9. 5 ил.The invention relates to computing, to devices for generating tests. The predominant use area is the creation of test equipment for digital devices. A feature of the device is that it allows repeatedly - by M + 1 times - increasing the number of generated test signals, which is of paramount importance for creating automated diagnostic systems for digital devices. The aim of the invention is the expansion of technical capabilities due to the multiple increase in simultaneously formed various independent from each other sequences of digital signals. The goal is achieved by the introduction of additional memory blocks 6, a demultiplexer 7, a group of 8 modulo two elements, registers 9. 5 Il.
Description
Фиг.2 ,2,
Изобретение относитс к вычислительной технике, к устройствам дл формировани тестов, преимущественно к созданию аппаратуры тестировани цифровых устройств .The invention relates to computing, to devices for generating tests, mainly to creating test equipment for digital devices.
Целью изобретени вл етс расширение технических возможностей за счет многократного увеличени одновременно формируемых различных независимых друг от друга последовательностей цифровых сигналов.The aim of the invention is the expansion of technical capabilities due to the multiple increase in simultaneously formed various independent from each other sequences of digital signals.
На фиг. 1 и 2 приведена структурна схема предлагаемого устройства; на фиг. 3-5- временные диаграммы работы устройства.FIG. 1 and 2 shows the structural scheme of the proposed device; in fig. 3-5-time diagrams of the device.
Устройство содержит тактовый генера- тор 1, счетчик 2, коммутатор 3, блок 4 сравнени , элемент НЕ-И 5, блоки 6 пам ти, демультиплексор 7, элементы 8 сложени по модулю два, регистры 9, инверсный выход 10 тактового генератора, выходы 11 эле- ментов 8 сложени по модулю два, группу 12 входов номера последовательности, группу 13 входов начала последовательности , вход 14 запуска, группу 15 входов конца последовательности, вход 16 разрешени работы, вход 17 разрешени записи, группу 18 входов задани вида последовательностей , группу 19 выходов и группу 20 входов выбора группы выходов.The device contains a clock generator 1, a counter 2, a switch 3, a comparison block 4, a non-AND element 5, memory blocks 6, a demultiplexer 7, modulo-two elements 8, registers 9, an inverse output 10 of the clock generator, outputs 11 elements of 8 modulo two, a group of 12 inputs of the sequence number, a group of 13 inputs of the start of a sequence, an input 14 of start, a group of 15 inputs of the end of a sequence, an input 16 of operation enable, an input 17 of the recording resolution, a group of 18 inputs of specifying the sequence view, a group of 19 outputs and a group of 20 inputs you bora group outlets.
Устройство работает следующим обра- зом.The device works as follows.
Работа .устройства начинаетс с его программировани дл последующего формировани цифровых сигналов необходимой формы. Программирование осуществл етс путем поочередной записи в блоки 6 пам ти информации Ј формируемых цифровых сигналах.The operation of the device begins with its programming for the subsequent generation of digital signals of the required form. Programming is accomplished by alternately recording information in the blocks 6 of the information generated by the digital signals.
Рассмотрим пример записи в один из блоков 6 пам ти информации об одной из последовательностей цифровых сигналов, отражающей изменени во времени каждого из формируемых по соответствующему выходу (разр ду) устройства цифровых сигналов , и последующего формировани из нее последовательности цифровых сигналов в соответствии с временной диаграммой , приведенной на фиг.З. Дискретность изменений во времени изображенных на фиг.З цифровых сигналов равна периоду Т тактовых импульсов, генерируемых тактовым генератором 1. Состо ние цифровыхLet us consider an example of recording information about one of the sequences of digital signals into one of the memory blocks 6, reflecting the changes in time of each of the digital signals generated by the corresponding output (discharge) of the device, and then generating a sequence of digital signals from it in accordance with the time diagram, shown in fig.Z. The discretization of the changes in time of the digital signals depicted in FIG. 3 is equal to the period T of the clock pulses generated by the clock generator 1. The state of the digital signals
сигналов по выходам разр дов 0,1(К-1)output signals of 0.1 bits (K-1)
блока пам ти в течение любого, указанного на фиг.З интервала времени выражаетс двоичным числом, в котором его нулевому разр ду соответствует состо ние цифрового сигнала на выходе нулевого разр да блока пам ти, первому разр ду - состо ние цифрового сигнала на выходе первого разр да блока пам ти(К-1)-ому разр ду-состо ние цифрового сигнала на выходе (К-1)- го разр да блока пам ти. При этом число 1...1100, соответствующее состо нию цифровых сигналов в течение интервала времени 0 - to, записываетс в чейку пам ти с адресом А, число 1...1001, соответствующее состо нию цифровых сигналов в течение интервала времени t0 - ti, - в чейку пам ти сthe memory block during any time interval indicated in FIG. 3 is expressed by a binary number, in which its zero discharge corresponds to the state of the digital signal at the output of the zero discharge of the memory block; the first discharge corresponds to the state of the digital signal at the output of the first discharge Yes, the memory block (K-1) -th bit-state of the digital signal at the output (K-1) -th bit of the memory block. In this case, the number 1 ... 1100, corresponding to the state of digital signals during the time interval 0 - to, is recorded in the memory cell with the address A, the number 1 ... 1001, corresponding to the state of digital signals during the time interval t0 - ti , - to memory cell with
адресом AI и, наконец, число 1...0110.address AI and, finally, the number 1 ... 0110.
соответствующее состо нию цифровых сигналов в течение интервалов времени tp-2 - tp-i, записываетс в чейку пам ти с адресом Ар-1.corresponding to the state of the digital signals during the time intervals tp-2 - tp-i, is recorded in a memory cell with the address Ap-1.
Рассмотрим процедуру записи информации в один из блоков 6 пам ти. Перед записью на входах устройства установлены: на входе 14 запуска (фиг.1 и 2) - логическа единица, на входе 16 разрешени работы - логический нуль,на входе 17 разрешени записи (т.е., на входах WR блоков 6 пам ти) - логическа единица, на группе 20 входов (т.е., на группе адресных входов демультип- лексора) - двоичный адрес выбранного дл записи одного из М блоков 6 пам ти. При этом на выходе одного из М логических элементов 8 сложени по модулю два формируетс разрешающий сигнал Е логического нул дл одного из М + 1 блоков 6 пам ти.Consider the procedure for recording information in one of the blocks of 6 memory. Before recording, at the inputs of the device are installed: at the input 14 of the start (Figures 1 and 2) - a logical unit, at the input 16 of the work enable - a logical zero, at the input 17 of the recording resolution (i.e., at the inputs of the WR memory blocks 6) - logical unit, on the group of 20 inputs (i.e., on the group of address inputs of the demultiplexer) - the binary address selected for recording one of the M blocks of 6 memory. At the same time, at the output of one of the M logic elements 8 of the modulo two, an enable signal E of a logical zero is generated for one of the M + 1 memory blocks 6.
Коммутатор 3 (фиг.2) пропускает на группы адресных входов блоков 6 пам ти адрес, установленный на группе 12 входов номера последовательности (фиг.1). При записи информации в указанные чейки блока 6 пам ти необходимо в соответствии с временной диаграммой (фиг.4) установить на группе 12 входов адрес чейки пам ти, на группе 18 входов задани вида последовательностей устройства - соответствующие значени разр дов двоичного числа, отражающего состо ние цифровых сигналов, и затем на входе 17 разрешени записи - логический нуль. Перед установкой на группе входов 12 адреса следующей чейки пам ти на входе 17 разрешени записи устанавливаетс логическа единица. Таким образом, в области блока 6 пам ти, начина с адреса АО и конча адресом Ар-1, записываетс и хранитс информаци о последовательности цифровых сигналов, изображенных на фиг.З. При необходимости в другие области блока б пам ти (с другими значени ми А и Ap-i) может быть записана информаци о других последовательност х цифровых сигналов . Аналогично осуществл етс программирование остальных блоков 6 пам ти, при этом на группах 20 входов (фиг.1 и 2) устанавливаетс соответствующий двоичный адрес выбора следующего блока 6 пам ти .The switch 3 (FIG. 2) passes to the address input groups of the memory blocks 6 the address set on the group 12 of the sequence number inputs (FIG. 1). When recording information into the indicated cells of memory block 6, it is necessary, in accordance with the timing diagram (Fig. 4), to set the address of the memory cell on the group of 12 inputs, and the corresponding values of the bits of the binary number reflecting the state on the group of 18 inputs of specifying the type of device sequences. digital signals, and then at input 17 of the recording resolution, a logical zero. Before installation, the address of the next memory location at input 17 of the recording resolution is set to a logical unit on the group of inputs 12. Thus, in the area of the memory block 6, beginning with the address of the AO and ending with the address Ap-1, information about the sequence of digital signals shown in FIG. 3 is stored and stored. If necessary, information on other sequences of digital signals can be recorded in other areas of the storage unit b (with different values of A and Ap-i). The remaining memory blocks 6 are programmed in the same way, and the corresponding binary selection address of the next memory block 6 is set on the input groups 20 (Figures 1 and 2).
После окончани программировани устройство подготавливаетс к формированию одной из записанных в блоки 6 пам ти последовательностей цифровых сигналов. При этом на входе 17 разрешени записи устанавливаетс логическа единица, на группе 13 входов начала последовательности (т.е., на группе информационных входов счетчика 2) устанавливаетс начальный адрес области пам ти, хран щей информацию о выбранной дл формировани последовательности цифровых сигналов (в данном примере это А0, который имеет одинаковое значение дл всех блоков 6 пам ти), а на группе 15 входов конца последовательности (т.е., на группах входов В блока 4 сравнени ) устанавливаетс конечный адрес этой области пам ти (в данном примере это Ap-i). Установленна ранее на входе 14 запуска логическа единица поступает через логический элемент НЕ-И 5 на вход 11 разрешени записи счетчика 2 и переводит его в режим параллельной загрузки, при котором поступающие на его вход С тактовые импульсы F с пр мого выхода задающего генератора 1 по положительному фронту записывают в счетчик 2 с его группы информа-. ционных входов начальный адрес А0, который устанавливаетс на группе выходов счетчика 2. Формирование последовательности цифровых сигналов осуществл етс в соответствии с временной диаграммой (фиг.5), где дл большей нагл дности не показаны временные задержки при формировании и распространении сигналов, и начинаетс е установки на входе 16 разрешени работы логической единицы (в момент времени 0 на диаграмме). При этом на выходах 11 группы 8 элементов сложени по- модулю Два устанавливаютс уровни логического нул , которые, поступа на входы CS блоков 6 пам ти, разрешают считывание информации со всех блоков 6 пам ти. Формирование выбранной последовательности цифровых сигналов осуществл етс в результате поочередного считывани информации из чеек блоков 6 пам ти, начина с чеек с адресом А0 и конча чейками пам ти с адресом Ар-ч. Коммутатор 3 пропускает на группы адресных входов А блоков 6 пам ти адрес А0 с группы выходов счетчика 2. В момент времени 0 на группе выходов блока 6 по вл етс считываема из чейки пам ти АО информаци 1 ...1100, котора соответствует состо нию цифровых сигналов в интервале времени 0 - to (фиг.З). Затем в момент времени 0 -+ Т/2 положительным фронтом тактового импульса F. поступающего на .инхровход С блока 6 пам ти с инверсногоAfter programming is complete, the device is prepared to form one of the sequences of digital signals recorded in blocks 6 of the memory. At the same time, a logical unit is installed at the input 17 of the recording resolution, the starting address of the memory area storing the information about the selected for forming a sequence of digital signals (in this case) is set at the group 13 of the inputs of the beginning of the sequence (i.e., the group of information inputs of the counter 2). In the example, this is A0, which has the same value for all memory blocks 6), and the final address of this memory region (in this clause Imera is Ap-i). The logic unit previously installed at the start 14 of the input goes through the NE-5 logical element to the input 11 of the record 2 counter recording and puts it into parallel loading mode, in which the clock pulses F from the direct output of the master oscillator 1 are received at its C input. the front is recorded in counter 2 from its group of information. the start address A0, which is set on the output group of counter 2. The formation of a sequence of digital signals is carried out in accordance with the time diagram (figure 5), where, for greater clarity, the time delays during the formation and propagation of signals are not shown, and the settings input 16 allows the logical unit to work (at time 0 on the diagram). At the same time, at the outputs 11 of the group of 8 addition elements according to module Two, the levels of logical zero are set, which, arriving at the inputs CS of memory blocks 6, allow reading of information from all memory blocks 6. The formation of the selected sequence of digital signals is carried out as a result of sequential reading of information from the cells of memory blocks 6, starting with cells with address A0 and ending with memory cells with address Ar-h. Switch 3 transmits address address A0 from address output groups A of memory block 6 from output group 2 of counter 2. At time 0, information AO 1100 that can be read from the AO memory cell appears in the output group of block 6 signals in the time interval 0 - to (fig.Z). Then, at time point 0 - + T / 2, the positive edge of the clock pulse F. arriving at the C input memory of memory block 6 from the inverse
выхода задающего генератора 1. записываетс в регистр 9 информаци 1 ...1100, котора по вл етс на его группе выходов. На группах выходов DO остальных блоков 6 пэ- 5 м ти также по вл етс соответствующа информаци . Одновременно с этим логический нуль с входа 14 запуска устройства поступает и на вход элемента НЕ-И 5, на второй вход которого с выхода равенстваthe output of the master oscillator 1. is recorded in register 9 information 1 ... 1100, which appears on its group of outputs. Relevant information also appears on the DO output groups of the remaining 6 units of the 5th unit. Simultaneously, the logical zero from the device start input 14 is also fed to the input of the element NE-5, to the second input of which from the equality output
0 блока 4 сравнени также поступает логический нуль, соответствующий отсутствию сигнала совпадени .0 of the comparison unit 4 also receives a logical zero, corresponding to the absence of a coincidence signal.
Таким образом, с выхода логического элемента 5, на вход разрешени записиThus, from the output of the logic element 5, to the input of the recording resolution
5 счетчика 2 в момент времени 0 + Т/2 поступает логическа единица и переводит его в режим счета. Далее под воздействием поступающих на тактовый вход тактовых импульсов в моменты времени to, titp-2 на5 counter 2 at time 0 + T / 2 enters the logical unit and translates it into account mode. Further, under the influence of the clock pulses entering the clock input at times to, titp-2 on
0 группе выходов счетчика 23 поочередно формируютс соответственно адреса AI,0, the output group of the counter 23 alternately forms the addresses AI,
А2Ар-1 чеек пам ти, которые поступаютA2Ar-1 memory cells that are received
через коммутатор 3 на группы адресных входов блоков 6 пам ти, и на группе выходовthrough switch 3 to groups of address inputs of memory blocks 6, and to group of outputs
5 которых по вл етс поочередно считываема информаци 1...1001 в интервале времени to - ti 1...0110 - в интервале5 which alternately read information 1 ... 1001 appears in the time interval to - ti 1 ... 0110 - in the time interval
времени тр-2 - tp-i, котора под воздействием поступающих на синхровход регистра 9time tr-2 - tp-i, which is under the influence of arriving at the synchronous input register 9
0 с задержкой на Т/2 по вл етс на выходах регистра 9. Аналогично считываетс информаци из остальных блоков 6 пам ти.0 with a delay of T / 2 appears at the outputs of register 9. Similarly, information from the remaining blocks of 6 memory is read in the same way.
. Таким образом, из считываемой из блоков 6 пам ти информации на выходах 19. Thus, from the information read from blocks 6 of the memory at the outputs 19
5 устройства складываетс формируема последовательность цифровых сигналов, соответствующа временной диаграмме на фиг.З. После формировани счетчиком 2 адреса Ар-1, совпадающего с конечным адре0 сом, установленным на группе 15 входов, на выходе равенства блока 4 сравнени по вл етс логическа единица, соответствующа выработке логического.сигнала совпадени , перевод ща счетчик 2 через5 of the device, the generated sequence of digital signals is folded according to the timing diagram of FIG. After the counter 2 forms the address Ap-1, which coincides with the final address set on the group of 15 inputs, a logical unit appears at the output of the equality of the comparison block 4, corresponding to the generation of a logical matching signal, translating counter 2 through
5 элемент 5 в режим параллельной загрузки, при котором под воздействием очередного тактового импульса F, поступающего в момент времени tp-i на счетный вход счетчика 2, на его группе выходов устанавливаетс 5, the element 5 is in parallel loading mode, in which, under the influence of the next clock pulse F, arriving at the time point tp-i at the counting input of counter 2, its group of outputs is set
0 начальный адрес А0, при этом на выходе равенства блока 4 сравнени снимаетс логический сигнал совпадени (т.е., по вл етс логический нуль) и счетчик 2 вновь переводитс в режим счета, начинаетс по5 вторное формирование заданной последовательности цифровых сигналов и т.д. Дл прекращени формировани данной последовательности цифровых сигналов необходимо на входе 14 запуска устройства установить логическую единицу, котора переведет счетчик 2 через элемент 5 из режима счета в режим параллельной загрузки (начальной установки).0, the start address is A0, where the logical output of the comparison unit 4 is a logical match signal (i.e., a logical zero appears) and the counter 2 is again converted to the counting mode, the second generation of the specified sequence of digital signals begins, etc. . To stop the formation of this sequence of digital signals, it is necessary to set a logical unit at input 14 of the device start, which will transfer counter 2 through element 5 from the counting mode to parallel loading mode (initial setting).
Дл формировани другой последовательности цифровых сигналов (информаци о которой была ранее записана в блоки 6 пам ти при программировании устройства) на входе 14 запуска устройства устанавливаетс логическа единица, на группе 13 входов - начальный адрес области пам ти, хран щей информацию о другой последовательности цифровых сигналов, на группе 15 входов - конечный адрес области пам ти, хран щей информацию о другой последова тельности цифровых сигналов, и затем снова на входе 14 запуска устанавливаетс логический нуль. Далее аналогично происходит формирование другой последовательности цифровых сигналов.To form another sequence of digital signals (information about which was previously recorded in memory blocks 6 when programming a device), a logical unit is set at input 14 of the device launch; on group 13 of inputs, the starting address of the memory area storing information about another digital signal sequence , on a group of 15 inputs, an end address of a memory area storing information about a different sequence of digital signals, and then a logical zero is again set at start input 14. Further, the formation of another sequence of digital signals is similar.
Claims (1)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU894703959A SU1675890A1 (en) | 1989-06-14 | 1989-06-14 | Test sequencer |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU894703959A SU1675890A1 (en) | 1989-06-14 | 1989-06-14 | Test sequencer |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1675890A1 true SU1675890A1 (en) | 1991-09-07 |
Family
ID=21453602
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU894703959A SU1675890A1 (en) | 1989-06-14 | 1989-06-14 | Test sequencer |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1675890A1 (en) |
-
1989
- 1989-06-14 SU SU894703959A patent/SU1675890A1/en active
Non-Patent Citations (1)
Title |
---|
Патент US № 4404644, кл. G 06 F 1 /02, 1983. Авторское свидетельство СССР № 1348808, кл. G 06 F 1 /04, 1985. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4506348A (en) | Variable digital delay circuit | |
SU1675890A1 (en) | Test sequencer | |
SU1309021A1 (en) | Random process generator | |
SU1012239A1 (en) | Number ordering device | |
SU1487151A1 (en) | Time interval shaping unit | |
SU1374413A1 (en) | Multichannel programmable pulser | |
SU1282147A1 (en) | Device for controlling memory access | |
SU1359888A1 (en) | Pulse generator | |
SU1168958A1 (en) | Information input device | |
SU957199A1 (en) | Multiplexer channel | |
SU1406739A1 (en) | Generator of pseudorandom sequences | |
SU1727213A1 (en) | Device for control over access to common communication channel | |
SU1629969A1 (en) | Pulse shaper | |
SU1695316A1 (en) | Device for information exchange | |
RU2007865C1 (en) | Converter from serial to parallel code | |
SU1264239A1 (en) | Buffer storage | |
SU1238068A1 (en) | Generator of multidimensional random variables | |
SU604160A1 (en) | Arrangement for automatic equalizing of discrete messages through parallel channels | |
SU1647922A1 (en) | Multichannel time-division switchboard | |
SU1338020A1 (en) | M-sequence generator | |
SU1104498A1 (en) | Interface | |
SU748303A1 (en) | Device for functional testing of integrated circuits with memory function | |
RU2108659C1 (en) | Adjustable digital delay line | |
SU961123A1 (en) | Discrete delay line | |
RU1817106C (en) | Device for determining difference of sets |