SU1672468A1 - Device to implement the fast fourier transformation - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано дл  цифровой обработки сигналов. Цель изобретени  - повышение быстродействи . Указанна  цель достигаетс  за счет того, что устройство содержит блоки оперативной 1, 2 и посто нной 3 пам ти, первый, второй коммутаторы 13, 11, счетчики 14, 15, конвейерные регистры 6, 7, сдвигающий счетчик 17, умножитель 4, блок 8 синхронизации и блок 16 элементов И, третий, четвертый коммутаторы 12, 10, накапливающий сумматор 5 и сумматор-вычитатель 9. 2 ил.The invention relates to computing and can be used for digital signal processing. The purpose of the invention is to increase speed. This goal is achieved due to the fact that the device contains blocks of operational 1, 2 and permanent 3 memory, the first, second switches 13, 11, counters 14, 15, pipeline registers 6, 7, shifting counter 17, multiplier 4, block 8 synchronization and block 16 elements And, the third, fourth switches 12, 10, accumulating adder 5 and adder-subtractor 9. 2 Il.

Description

II

(21)4480506/24(21) 4480506/24

(22)05.09,88(22) 05.09,88

(46) 23.08.91. Бюл. № 31(46) 08.23.91. Bul No. 31

(71)Специальное конструкторско-тех- нологическое бюро с опытным производством при Белорусском государственном университете им. В.И.Ленина(71) Special Design and Technological Bureau with a pilot production at the Belarusian State University. V.I. Lenin

(72)А.Н.Карташевич, В.М.Приходько и А.А.Фомин(72) A.N.Kartashevich, V.M. Prikhodko and A.A.Fomin

(53) 681.3(088.8)(53) 681.3 (088.8)

(56) Авторское свидетельство СССР(56) USSR author's certificate

Г 1056206, кл. G 06 F 15/332, 1981.G 1056206, cl. G 06 F 15/332, 1981.

Авторское свидетельство СССР № 1164730, кл. G 06 F 15/332, 198.USSR author's certificate number 1164730, cl. G 06 F 15/332, 198.

(54) УСТРОЙСТВО ДЛЯ РЕАЛИЗАЦИИ БЫСТ- РОГО ПРЕОБРАЗОВАНИЯ ФУРЬЕ(54) DEVICE FOR IMPLEMENTATION OF FAST FURIER CONVERSION

(57) Изобретение относитс  к вычислительной технике и может быть испол - эовано дл  цифровой обработки сигналов . Цель изобретени  - повышение быстродействи . Указанна  цель достигаетс  за счет того, что устройство содержит блоки оперативной 1, 2 и посто нной 3 пам ти, первый, второй коммутаторы 13, 11, счетчики 14, 15, конвейерные регистры 6, 7, сдвигающий счетчик 17, умножитель 4, блок 8 синхронизации и блок 16 элементов И, третий, четвертый коммутаторы 12, 10, накапливающий сумматор 5 и сумматор- вычитатель 9. 2 ил.(57) The invention relates to computing and can be used for digital signal processing. The purpose of the invention is to increase speed. This goal is achieved due to the fact that the device contains blocks of operational 1, 2 and permanent 3 memory, the first, second switches 13, 11, counters 14, 15, pipeline registers 6, 7, shifting counter 17, multiplier 4, block 8 synchronization and block 16 elements And, the third, fourth switches 12, 10, accumulating adder 5 and adder-subtractor 9. 2 Il.

0000

сwith

о VJabout vj

гоgo

Јь О 00О 00

Изобретение относитс  к вычислительной технике и может быть использовано дл  решени  задач цифровой обработки сигналов.The invention relates to computing and can be used for solving problems of digital signal processing.

Цель изобретени  - повышение быстродействи .The purpose of the invention is to increase speed.

На фиг.1 приведена функциональна  схема устройства; на фиг. 2 - пример реализации блока синхронизации. Figure 1 shows the functional diagram of the device; in fig. 2 - an example of the implementation of the synchronization unit.

Устройство содержит (фиг.1) первы 1 и второй 2 блоки оперативной пам ти , блок 3 посто нной пам ти, умножитель 4, накапливающий сумматор 5, первый 6 и второй 7 конвейерные ре- гистры, блок 8 синхронизации, сумма- тор-вычитатель 9, четвертый 10, второй 11, третий 12 и первый 13 коммутаторы , первый 14 и второй 15 счетчики , блок 16 элементов И и сдвигаю- щий счетчик 17сThe device contains (FIG. 1) first 1 and second 2 blocks of RAM, block 3 of permanent memory, multiplier 4, accumulating adder 5, first 6 and second 7 conveyor registers, block 8 of synchronization, summator-subtractor 9, the fourth 10, the second 11, the third 12 and the first 13 switches, the first 14 and the second 15 counters, a block of 16 elements AND and a shifting counter 17c

Блок синхронизации (фиг.2) содержит первый 18, второй 19 и третий 20 триггеры, генератор 21 синхроимпульсов , одноразр дный счетчик 22, двух- разр дный счетчик 23, дешифратор 28, элемент ИЛИ 24, а также первый 25, второй 26, третий 27, четвертый 29, п тый 30, шестой 31, седьмой 32, восьмой 33, дев тый 34, дес тый 35, одиннадцатый 36,двенадцатый 37, тринадцатый 38 и четырнадцатый 39 элементы И, первую группу Y1 выходов 40, 41, вторую группу Y2 выходов 42- 44, третью группу Y3 выходов 45-53, вход 54 запуска, вход 55 останова и вход 56 признака режима работы.The synchronization unit (FIG. 2) contains the first 18, second 19 and third 20 triggers, a clock generator 21, a one-bit counter 22, a two-bit counter 23, a decoder 28, the element OR 24, and also the first 25, the second 26, the third 27, fourth 29, fifth 30, sixth 31, seventh 32, eighth 33, ninth 34, tenth 35, eleventh 36, twelfth 37, thirteenth 38 and fourteenth 39 elements And, first group Y1 of outputs 40, 41, second group Y2 of outputs 42-44, the third group of Y3 of outputs 45-53, start input 54, stop input 55 and input 56 sign of the operating mode.

Блоки оперативной 1, 2 и посто нной 3 пам ти содержат по 2N  чеек, где N - длина реализации, счетчики 14 и 15 содержат п+1 разр дов, где n , сдвигающий счетчик 17  вл етс  n-разр дным. Блок 16 И  вл етс  группой из n элементов И, пер- вые входы которых соединены с п-раз- р дным выходом первого счетчика 14, вторые входы соединены с п-разр дным выходом сдвигающего счетчика 17 в двоично-инверсном пор дке. На первой итерации счетчик 17 и блок 16 элементов И блокированы нул ми, наход щимис  в счетчике 17, после первой итерации с выхода переноса второго счетчика 15 в итерационной регистр 17 вдвигаетс  единица, вследствие чего на второй итерации с выхода блока 16 элементов И на адресный вхо 3 посто нной пам ти поступает значеThe blocks of operational 1, 2 and permanent 3 memories each contain 2N cells, where N is the implementation length, counters 14 and 15 contain n + 1 bits, where n, the offset counter 17 is n-bit. Block 16 And is a group of n elements And, the first inputs of which are connected to the n-bit output of the first counter 14, the second inputs are connected to the n-bit output of the shifting counter 17 in binary-inverse order. In the first iteration, the counter 17 and the block 16 of the elements And are blocked by the zeroes located in the counter 17, after the first iteration from the output of the transfer of the second counter 15 to the iteration register 17, the unit is moved, resulting in the second iteration from the output of the block 16 of the elements And 3 fixed memory comes in

QQ

0 0

5 Q - 5 Q -

о 5 about 5

00

5five

ние старшего разр да первого счетчика 14 и т.д.the high bit of the first counter is 14, and so on.

Первый 13 и третий 12 коммутаторы представл ют собой группу из n мультиплексоров на два входа, причем первый информационный вход первого мультиплексора первого коммутатора 13 соединен с выходом нулевого разр да первого счетчика 14, второй информационный вход указанного мультиплексора - с выходом первого разр да второго счетчика 15, первый информационный вход второго мультиплексора первого коммутатора 13 - с выходом первого разр да первого счетчика 14, второй информационный вход указанного коммутатора - с выходом второго разр да второго счетчика 15 и т.д., первый информационный вход n-го мультиплексора первого коммутатора 13 соединен с вькодом n-го разр да первого счетчика 14, второй информационный вход указанного мультиплексора - с выходом нулевого разр да второго счетчика 15.The first 13 and third 12 switches are a group of n multiplexers for two inputs, the first information input of the first multiplexer of the first switch 13 connected to the zero output of the first counter 14, the second information input of the specified multiplexer to the first discharge of the second counter 15 , the first information input of the second multiplexer of the first switch 13 is with the output of the first bit of the first counter 14, the second information input of the specified switch is with the output of the second bit of the second counter 15, etc., the first information input of the n-th multiplexer of the first switch 13 is connected to the code of the n-th bit of the first counter 14, the second information input of the specified multiplexer - to the zero-bit output of the second counter 15.

Первый информационный вход первого мультиплексора третьего коммутатора 12 соединен с выходом первого разр да второго счетчика 15, второй информационный вход указанного мультиплексора - с выходом нулевого разр да первого счетчика 14, первый информационный вход второго мультиплексора третьего коммутатора 12 - с выходом второго разр да второго счетчика 15, второй информационный вход указанного мультиплексора - с выходом первого разр да первого счетчика 14 и т.д., первый информационный вход n-го мультиплексора третьего коммутатора 12 соединен с выходом нулевого разр да второго счетчика 15, второй информационный вход указанного мультиплексора - с. выходом n-го разр да первого счетчика 14.The first information input of the first multiplexer of the third switch 12 is connected to the output of the first discharge of the second counter 15, the second information input of the specified multiplexer to the zero output of the first counter 14, the first information input of the second multiplexer of the third switch 12 to the second discharge of the second counter 15 the second information input of the indicated multiplexer is with the output of the first bit of the first counter 14, etc., the first information input of the n-th multiplexer of the third switch 12 is connected n yield zero discharge of the second counter 15, second information input of said multiplexer - p. output of the n-th bit of the first counter 14.

Устройство работает следующим образом .The device works as follows.

Информаци  в двоично-инверсном пор дке, отдельно мнима  и действительна  части, занесена во второй блок 2 оперативной пам ти, первый 14 и второй 15 счетчики и сдвигающий счетчик 17 обнулены.The information in binary-inverse order, separately imaginary and real parts, is entered into the second RAM block 2, the first 14 and second 15 counters and the shifting counter 17 are reset.

Выполнение итерации быстрого преобразовани  Фурье заключаетс  в последовательном выполнении в устройстве операци  вида B+A W, где А и В - операнды, извлекаемые из блока оператинной пам ти, W - экспоненциальный множитель, извлекаемый из блока посто нной пам ти. Элементарна  операции БНФ осуществл етс  за четыре такта . В устройстве реализован конвейерный принцип обработки, т.е. данные, подготовленные за четыре такта первого этапа, занос тс  в пам ть за четыре такта второго этапа, а данные, подготовленные на втором этапе, занос тс  в пам ть на третьем этапе и т.д., причем после завершени  каждой последующей итерации происходит переключение блоко,в оперативной пам ти (на первой итерации информаци  считываетс  из второго блока 2 оперативной пам ти, а результаты записываютс  в первый блок 1 оперативной пам ти , на второй итерации, наоборот, считываетс  из первого во второй 2)The iteration of the fast Fourier transform consists in sequentially performing in the device an operation of the form B + A W, where A and B are operands retrieved from the operational memory block, W is an exponential multiplier retrieved from the fixed memory block. Elementary BPF operations are performed in four cycles. The device implements a conveyor processing principle, i.e. the data prepared in the four cycles of the first stage are stored in the memory in four cycles of the second stage, and the data prepared in the second stage are stored in the memory in the third stage, etc., and after the completion of each subsequent iteration, the switching occurs block, in RAM (at the first iteration, information is read from the second RAM block 2, and the results are recorded in the first RAM block 1, at the second iteration, on the contrary, it is read from the first to the second 2)

1, Заноситс 1, enters

Re1, + (ReA cosOJt 1 A1 s irtQt);Re1, + (ReA cosOJt 1 A1 s irtQt);

1 1, В +(R0A sinMt + I A CosQt).1 1, B + (R0A sinMt + I A CosQt).

in nn - сгтпin nn - sgtp

На выходе 42 блока 8 синхронизации формируетс  управл ющий код, поступающий на управл ющие входы первого 1 3 и третьего 12 коммутаторов, в результате чего к выходам коммутаторов подключаютс  их вторые информационные входы. Адреса дл  считывани  операндов формируютс  на информационном выходе первого счетчика 14, адреса дл  записи операндов формируютс  на информационном выходе второго счетчика 15. При переключении блоков оперативной пам ти измен ютс  управл ющие коды на управл ющих входах коммутаторов, в результате чего на адресные входы блоков оперативной пам ти поступают либо адреса записи, либо считывани .At the output 42 of the synchronization unit 8, a control code is generated that arrives at the control inputs of the first 1 3 and third 12 switches, as a result of which their second information inputs are connected to the outputs of the switches. Addresses for reading operands are generated at the information output of the first counter 14, addresses for recording operands are formed at the information output of the second counter 15. When switching blocks of RAM, the control codes on the control inputs of the switches change, resulting in These are either read or write addresses.

В первом такте по управл ющим сигналам, поступающим с выхода 44 блока 8 синхронизации, из второго блока 2 оперативной пам ти считываетс  действительна  часть операндов Rg-A, котора  через первый информационный вход коммутатора 10 заноситс  в регистр 6 и через второй информационный вход коммутатора 11 заноситс  через первый вход в умножитель 4, на второй вход которого из блока 3 посто нной пам ти поступает косинусна  составл юща  экспоненциального множител . Во втором такте результат умножени  Re A-cosCO t с выхода умножител  4 заноситс  в пред 24686In the first clock cycle, by the control signals from the output 44 of the synchronization unit 8, the real part of the Rg-A operands is read from the second RAM block 2, which is entered into the register 6 through the first information input of the switch 10 and entered through the second information input of the switch 11 through the first input to the multiplier 4, to the second input of which from the block 3 of the permanent memory comes the cosine component of the exponential multiplier. In the second cycle, the result of multiplying Re A-cosCO t from the output of multiplier 4 is entered in the pre 24686

варитглыш обнуленный накапливающийvaritglych zeroed accumulating

сумматор 5, одновременно из второго блока 2 оперативной пам ти считывает0adder 5 simultaneously reads from the second block 2 of RAM

5five

5five

с  мнима  часть операнда , котора  через первый информационный вход коммутатора 10,и второй информационный вход коммутатора 11 записываетс  через первый вход в умножитель 4, на второй вход которого из блока 3 посто нной пам ти поступает синусна  составл юща  экспоненциального множител .The imaginary part of the operand that is recorded through the first information input of the switch 10 and the second information input of the switch 11 is recorded through the first input to the multiplier 4, to the second input of which from the block 3 of the permanent memory receives the sinus component of the exponential factor.

В третьем такте результат умножени  ImA-sin(Jt с выхода умножител  А заноситс  в накапливающий сумматор 5, вместе с этим из второго блока 2 оперативной пам ти считываетс  действительна  часть следующего операнда о е в и заноситс  в регистр 7. Одновременно на второй вход умножител  4 из блока 3 посто нной пам ти поступает косинусна  составл юща  экспоненциального множител  и происходит умножение мнимой части операнда Im A, занесенной в умножитель 4 во втором такте, на косинусную составл ющую экспоненциального коэффициентаIn the third cycle, the result of multiplying ImA-sin (Jt from the output of multiplier A is entered into accumulating adder 5, along with this, the real part of the next operand is read from the second RAM block 2 and simultaneously to the second input of multiplier 4 from block 3, the cosine component of the exponential multiplier enters the imaginary part and the imaginary part of the operand Im A multiplied in the multiplier 4 in the second cycle is multiplied by the cosine component of the exponential coefficient

I A-cosCJt. mI A-cosCJt. m

В четвертом такте из регистра 7In the fourth cycle of register 7

действительна  часть операнда Rg- В заноситс  в сумматор-вычитатель 9, и .выполн етс  операци  сложени , затем из второго блока 2 оперативной пам ти считываетс  мнима  часть операнда и заноситс  в регистр 7, вместе с тем в предварительно обнуленный накапливающий сумматор 5 заноситс  результат умножени  I A cosCJt с выхода умножител  4 и из регистра 6, через первый информационный вход коммутатора 11 записываетс  через первый вход в умножитель 4 значение действительной части операнда Rg A, на второй вход умножител  4 поступает значение синусной составл ющей экспо- .ненциального коэффициента, а также производитс  запись в первый блок 1 оперативной пам ти действительной части первой точки Rg 1 Rg В +the real part of the operand Rg-B is entered into the adder-subtractor 9, and the operation is performed, then the imaginary part of the operand is read from the second memory block 2 and entered into the register 7, together with the preset zero accumulating adder 5, the result of the multiplication is entered IA cosCJt from the output of the multiplier 4 and from register 6, through the first information input of the switch 11 is recorded through the first input to the multiplier 4, the value of the real part of the operand Rg A, the second input of the multiplier 4 receives the value of the sinus state of the aforementioned exponential coefficient, as well as recording in the first block 1 of the operational memory of the real part of the first point Rg 1 Rg B +

00

5five

00

5five

00

+ (R- A-cosCOt+ (R- A-cosCOt

- ImA- ImA

sinfjt) элементарного преобразовани  с выхода сумматора-вычитател  9.sinfjt) an elementary transform from the output of the subtractor 9.

На первом такте второго этапа об- работки сумматор-вычитатель 9 производит операцию вычитани  между теми же операндами, и в первый блок 1 оперативной пам ти заноситс  значение действительной части второй точкиIn the first cycle of the second stage of processing, the adder-subtractor 9 performs a subtraction operation between the same operands, and the value of the real part of the second point is entered in the first memory block 1

Re2 ReB - (Rg A-coscOt -I A-sinlOt элементарного преобразовани , вместе с тем в накапливающий сумматор 5 с выхода умножител  4 записываетс  результат умножени  Rg-A sinOQt, полученный в предыдущем такте обработки, и из второго блока 2 оперативной пам ти считываетс  значение действительной части операнда Re А, которое заноситс  в регистр 6 через первый информационный вход коммутатора 10, и через второй информационный вход коммутатора 11 записываетс  через первый вход в умножитель 4, на второй вход которого поступает значение косинусной составл ющей экспоненциального множител  из блока 3 посто нной пам ти.Re2 ReB - (Rg A-coscOt -I A-sinlOt elementary conversion, however, the accumulator Rg-A sinOQt obtained in the previous processing cycle is recorded in accumulator 5 from the output of multiplier 4 and read from the second processing unit 2 the value of the real part of the operand Re A, which is entered into register 6 through the first information input of switch 10, and through the second information input of switch 11 is recorded through the first input to multiplier 4, the second input of which receives the cosine component of the exponent ialnogo multiplier unit 3 from the ROM.

В следующем такте в сумматор-вы- читатель 9 из регистра 7 через первый вход заноситс  значение мнимой части операнда ImB, через второй вход в сумматор-вычитатель 9 заноситс  значение ImA-coscO inCJt с выхода накапливающего сумматора 5, затем сумматор-вычитатель 9 заполн ет операцию сложени , и значение мнимой части первой точки 1,1 1 В +In the next cycle, the imaginary part of the ImB operand is entered into the adder-reader 9 from register 7 through the first input, the value of ImA-coscO inCJt from the output of accumulating adder 5 is entered through the second input to the adder-subtractor 9, then the adder-subtractor 9 fills the operation of addition, and the value of the imaginary part of the first point 1,1 1 В +

+ (R- A-sinODt + I A cos COt) элееtn+ (R- A-sinODt + I A cos COt) Element

ментарного преобразовани  заноситс mental transformation is entered

в первый блок 1 оперативной пам ти, а также из второго блока 2 оперативin the first block 1 of the RAM, as well as from the second block 2 of the operative

ной пам ти извлекаетс  значение мнимой части операнда ImA и через первый информационный вход коммутатора 10 и второй информационный вхо коммутатора 11 записываетс  через первый вход в умножитель 4, на второй вход которого поступает синусна составл юща  экспоненциального множител  из блока 3 посто нной пам ти вместе с тем в предварительно обнуленный накапливающий сумматор 5 заноситс  результат умножени  cosG полученный в предыдущем такте.the memory value of the imaginary part of the operand ImA is retrieved and through the first information input of the switch 10 and the second information input of the switch 11 is recorded through the first input to the multiplier 4, the second input of which receives the sinus component of the exponential multiplier from the block 3 of the permanent memory along with that in the previously zeroed accumulating adder 5, the result of the multiplication cosG obtained in the previous cycle is entered.

В третьем такте второго этапа элементарного преобразовани  из второго блока 2 оперативной пам ти считываетс  действительна  часть операда Rg В и через первый информацион- ный вход коммутатора 10 заноситс  в регистр 7, в накапливающий сумматор 5 с выхода умножител  4 заноситIn the third cycle of the second elementary conversion step, the real part of the operand Rg B is read from the second memory block 2 and entered into the register 7 through the first information input of the switch 10, and the accumulator 5 from the output of the multiplier 4 enters

i с  значение I A-sinQt, полученноеi c value I A-sinQt obtained

тt

в предыдущем такте, на второй вход умножител  4 из блока 3 посто нной пам ти поступает косинусна  составл юща  экспоненциальной функцииin the previous cycle, the cosine of the exponential function is fed to the second input of the multiplier 4 from the block 3 of the permanent memory

00

(в предыдущем такте через первый вход в умножитель было занесено значение ImA ), сумматор-вычитатель 9 производит операцию вычитани  между операндами, занесенными в него в предыдущем такте, и в первый блок 1 оперативной пам ти заноситс  значение мнимой части второй точки элементарного преобразовани  Im2 I ,„ В |т )- х m ,А cos63t).(in the previous cycle, the value ImA was entered through the first input to the multiplier), adder-subtractor 9 performs a subtraction operation between operands stored in it in the previous cycle, and the value of the imaginary part of the second point of the elementary transformation Im2 I is entered into the first RAM unit 1 , "B | t) - x m, A cos63t).

5five

00

5five

00

5five

00

ходит walks

-(Re A sincot + 1,- (Re A sincot + 1,

В четвертом такте в сумматор-вы- читатель 9 через его первый вход из регистра 7 заноситс  значение R Вг, через второй вход в сумматор-вычитатель 9 заноситс  содержимое накапливающего сумматора 5, сумматор-вычитатель производит операцию сложени  и в первый блок 1 оперативной пам ти, записываетс  значение действительной части Rg1 R е В + (R A cosCO t -IMA sintoO затем из второго блока 2 оперативной пам ти считываетс  значение мнимой части операнда ImB и через первый вход коммутатора 10 заноситс  в регистр 7, с выхода умножител  4 значение I A cosCJt, полученное в предыдущем такте, заноситс  в накапливающий сумматор 5. Из регистра 6 через первый информационный вход коммутатора 11 через первый вход умножител  4 заноситс  значение действительной части Rg AIn the fourth cycle, the value R Rg is entered into the adder-subtractor 9 through its first input from register 7, the second accumulator of the accumulating adder 5 is entered into the adder-subtractor 9, the adder-subtractor performs the addition operation and the first memory block 1 , the value of the real part Rg1 R e B + is written (RA cosCO t -IMA sintoO then from the second RAM block 2 the value of the imaginary part of the ImB operand is read and, through the first input of the switch 10, is entered into register 7, from the output of the multiplier 4, IA cosCJt, received in the previous cycle, is entered into the accumulating adder 5. From the register 6 through the first information input of the switch 11 through the first input of the multiplier 4 is entered the value of the real part Rg A

00

5five

операнда,operand,

на второй вход умножител  поступает значение синусной составл ющей экспоненциальной функции из блока 3 посто нной пам ти. В дальнейшем до конца итерации обработка происходит аналогично второму такту обработки.The second input of the multiplier receives the value of the sine component of the exponential function from the block 3 of the permanent memory. Subsequently, until the end of the iteration, the processing occurs in the same way as the second processing cycle.

После считывани  из второго блока 2 оперативной пам ти значений действительной н мнимой частей последней пары точек первой итерации и их обработки в течение четырех тактов происзапись результатов в первый блок 2 оперативной пам ти, затем по сигналам, поступающим с выходов 43 и 44 блока 8 синхронизации, происходит переключение блоков оперативной пам ти , первый 1 - дл  чтени , второй 2 - дл  записи. Импульс, поступающий с выхода переноса второго счетчика 15, поступает на вход сдвигающего счетчика 17, что приводит к тому, что его содержимое сдвигаетс  на один разр д вправо, а младший разр д заполн етс  единицей. Преобразованный код с информационного выхода счетчика 17 поступает на второй вход блока 16 эле10After reading the values of the real imaginary parts of the last pair of points of the first iteration from the second RAM memory 2 and processing them for four cycles, the results are recorded in the first RAM memory 2, then by signals from the outputs 43 and 44 of the synchronization unit 8, switching of RAM blocks occurs, the first 1 is for reading, the second 2 is for writing. The impulse coming from the transfer output of the second counter 15 is fed to the input of the shifting counter 17, which results in its contents being shifted one bit to the right, and the low bit is filled with one. The converted code from the information output of the counter 17 is fed to the second input of the block 16 ele10

2020

ментов И, что приводит к преобразованию кодов, поступающих на адресный вход блока 3 посто нной пам ти..Все последующий итерации выполн ютс  аналогично первой.And, which leads to the conversion of codes received at the address input of the block 3 of the permanent memory. All subsequent iterations are performed similarly to the first.

Блок 8 синхронизации работает следующим образом. Приход щий на вход 54 блока 8 синхронизации пусковой импульс устанавливает первый триггер 18 и через элемент 1ШИ 24 второй триггер 19. Уровень логической единицы с выхода первого триггера 18 поступает на управл ющий вход генератора 21 синхроимпульсов и разрешает его работу, уровень логической единицы с выхода второго триггера 19 открывает элемент И 33, через первый вход которого с первого выхода генератора 21 синхроимпульсов поступают тактовые импульсы на выход 41 блока синхронизации, уровень логической единицы с выхода второго триггера 19 сбрасывает третий триг гер 20, С третьего выхода генератора 21 синхрона- 25 пульсов тактовые импульсы поступают на вход двухразр дного счетчика 23, с четвертого выхода генератора импульсы поступают на входы элемента И The synchronization unit 8 operates as follows. The starting pulse arrives at the input 54 of the synchronization unit 8 sets the first trigger 18 and the second trigger 19 through the 1SH 24 element. The logic unit level from the output of the first trigger 18 enters the control input of the clock generator 21 and enables its operation level trigger 19 opens element 33, through the first input of which, from the first output of the generator 21 clock pulses, clock pulses arrive at the output 41 of the synchronization unit, the level of the logical unit from the output of the second trigger 19 is reset The third trigger is 20, the third output of the generator 21 is synchronized — 25 pulses; the clock pulses are fed to the input of a two-bit counter 23; from the fourth output of the generator, the pulses go to the inputs of the AND element

На первом и втором выходах цвух,- разр дного счетчика 23 последовательно формируютс  коды соответствующих тактов. На первом такте уровень логического нул  с первого выхода счетчика 23 поступает на второй инверсный вход элемента И 30, на первый инверсный вход которого поступает уровень логического нул  с второго выхода счетчика 23, в результате чего тактовый импульс с четвертого выхода генератора 21 синхроимпульсов проходит на выход 46 блока синхронизации . На выходе элемента И 38 формируетс  уровень логической единицы, который поступает на первый вход элемента И 39, на второк вход которого поступают тактовые импульсы с четвертого выхода генератора 21, в результате чего на выходе 53 блока синхронизации формируетс  импульс записи в умножитель 4.On the first and second outputs of the two, bit counter 23, the codes of the corresponding cycles are sequentially generated. In the first cycle, the logic zero level from the first output of the counter 23 arrives at the second inverse input of the I 30 element, the first inverse input of which receives the logical zero level from the second output of the counter 23, as a result of which the clock pulse from the fourth generator output 21 of the clock pulses passes to the output 46 block sync. At the output of the AND 38 element, the level of the logical unit is formed, which is fed to the first input of the AND 39 element, and the clock pulses from the fourth output of the generator 21 arrive at the second input, resulting in a write pulse to the multiplier 4 at the output 53 of the synchronization unit.

Затем двухразр дныи счетчик 23 переходит в следующее состо ние. Во врем  второго такта уровень логичеспам ти (, выпор cos /sin) и накакпиваю- nier э сумматора 5 (г чсжен не /вычитание) и на первые нходы эмементон И 34, 35, на вторые входы которых росгупают синхроимпульсы с п того выхода генератора 21 синхроимпульсов, г выхода элемента И 34 на выхог 48 блока синхронизации поступает импульсы записи в сумматор-вычитатечь 9, с выхода элемента И 35 - импульсы обнулени  накапливающего :умматора 5. Уровень логической единицы с инверсного выхода третьего триггера 20 поступает на вход одноразр дного счетчика 22, а также па второй вход элемента И 26, на второй вход которого поступает уровень логического нуш с инверсного выхода второго триггера i9, в результате чего отпираетс  элемеп И 25 и через его втором вход на выход 51 блока сиьхроннзтции начинают поступат импульсы записи в накапливающий сум- .штор 5.Then, a two-bit counter 23 enters the next state. During the second cycle, the logic level (cos cos / sin) and accumulator n adder 5 (g is not coupled with / subtraction) and the first items of Ementon E 34, 35, the second inputs of which generate sync pulses from the fifth generator output 21 clock pulses, g output of the element 34 and the output 48 of the synchronization unit receives recording pulses in the adder-subtract 9, and from the output of the element 35 the zeroing pulses of the accumulator: adder 5. The level of the logical unit from the inverse output of the third trigger 20 enters the input of the one-digit counter 22 and also na second The second input of the element 26, to the second input of which the logical nush level arrives from the inverse output of the second trigger i9, as a result of which the element 25 is unlocked and the write pulse to the accumulating sum is received to the output 51 of the synchronization unit.

Во врем  третьего такта уровень погическон единицы с второго выхода двухразр дного счетчика 23 открывает элемент И 31, через который тактовые импульсы с четвертого выхода генератора 21 синхроимпульсов пос гупают через выход 47 блока синхронизации на вход записи регистра 7. Этот же уровень логической единицы устанавливает третий триггер 20. вровень логического i ул  на первом выходе двухразр дного счетчика 23 закрывает эпемен - И 38, уровень лопгчссксю нул  с выхода этого элемента блокирует прохождение синхроимпульсов через элемент И 39 на выход 53.During the third clock cycle, the level of the units from the second output of the two-bit counter 23 opens element 31, through which the clock pulses from the fourth generator output 21 of the clock pulses through the output 47 of the synchronization unit to the register entry 7. The same trigger level sets the third trigger 20. at the level of logical i st, at the first output of the two-bit counter 23 closes the epemen - And 38, the level of a zero zero from the output of this element blocks the passage of sync pulses through the element 39 to the output d 53.

Во врем  четвертого такта уровень логического нул  с инверсного выхода триггера 20 открывает элемент И 32, в результате чего чер. . выход 40 блока синхронизации проход т синхроимпульсы с первого BMXOJ., i генератора 21 синхроимпульсов.During the fourth cycle, the logic zero level from the inverse output of the trigger 20 opens the element E 32, as a result of which c. . the sync block output 40 passes the clock pulses from the first BMXOJ., i clock generator 21.

На первых трех тактах элемент И 36 блокирован уровнем логического нул  с выход третьего триггера 20, на четвертом такте уровень логической едлпицы с выхода указанного триггера отпирает элемент И 36, который в свою очередь открывает элемент И 27, С выхода которого синхроимпульсы, по30In the first three cycles, the AND 36 element is blocked by the logic zero level from the output of the third trigger 20, on the fourth cycle the logic level from the output of the specified trigger unlocks the AND 36 element, which in turn opens the And 27 element, from the output of which the clock pulses

3535

4040

4545

5050

кой единицы с первого выхода двухраз- i5 ступающие на его второй вход с второр дного счетчика 23 поступает через второй выход блока синхронизации на управл ющие входы блока 3 посто ннойThe unit from the first output of the two-phase i5 to its second input from the second counter 23 is fed through the second output of the synchronization unit to the control inputs of the unit 3 constant

10ten

2020

2525

т 67246810t 67246810

пам ти (, выпор cos /sin) и накакпиваю- nier э сумматора 5 (г чсжен не /вычитание) и на первые нходы эмементон И 34, 35, на вторые входы которых росгупают синхроимпульсы с п того выхода генератора 21 синхроимпульсов, г выхода элемента И 34 на выхог 48 блока синхронизации поступает импульсы записи в сумматор-вычитатечь 9, с выхода элемента И 35 - импульсы обнулени  накапливающего :умматора 5. Уровень логической единицы с инверсного выхода третьего триггера 20 поступает на вход одноразр дного счетчика 22, а также па второй вход элемента И 26, на второй вход которого поступает уровень логического нуш с инверсного выхода второго триггера i9, в результате чего отпираетс  элемеп И 25 и через его втором вход на выход 51 блока сиьхроннзтции начинают поступать импульсы записи в накапливающий сум- .штор 5.memory (, cos / sin latching) and pumping out adder 5 (g is not related to / subtracting) and on the first items of elementon AND 34, 35, the second inputs of which generate sync pulses from the fifth output of the generator 21 sync pulses, g And 34 to the output 48 of the synchronization unit receives recording pulses in the adder-subtract 9, and from the output of the element 35 there are zeroing pulses of the accumulating: adder 5. The level of the logical unit from the inverse output of the third trigger 20 is fed to the input of the one-bit counter 22, and also the second the input element And 26, on the second input koto th supplied with NSE logic level inverted output of the second flip-flop i9, whereby otpiraets elemep and 25 and through its second input to the output unit 51 begins to flow sihronnzttsii recording pulses accumulating sum .shtor 5.

Во врем  третьего такта уровень погическон единицы с второго выхода двухразр дного счетчика 23 открывает элемент И 31, через который тактовые импульсы с четвертого выхода генератора 21 синхроимпульсов пос гупают через выход 47 блока синхронизации на вход записи регистра 7. Этот же уровень логической единицы устанавливает третий триггер 20. вровень логического i ул  на первом выходе двухразр дного счетчика 23 закрывает эпемен - И 38, уровень лопгчссксю нул  с выхода этого элемента блокирует прохождение синхроимпульсов через элемент И 39 на выход 53.During the third clock cycle, the level of the units from the second output of the two-bit counter 23 opens element 31, through which the clock pulses from the fourth generator output 21 of the clock pulses through the output 47 of the synchronization unit to the register entry 7. The same trigger level sets the third trigger 20. at the level of logical i st, at the first output of the two-bit counter 23 closes the epemen - And 38, the level of a zero zero from the output of this element blocks the passage of sync pulses through the element 39 to the output d 53.

Во врем  четвертого такта уровень логического нул  с инверсного выхода триггера 20 открывает элемент И 32, в результате чего чер. . выход 40 блока синхронизации проход т синхроимпульсы с первого BMXOJ., i генератора 21 синхроимпульсов.During the fourth cycle, the logic zero level from the inverse output of the trigger 20 opens the element E 32, as a result of which c. . the sync block output 40 passes the clock pulses from the first BMXOJ., i clock generator 21.

На первых трех тактах элемент И 36 блокирован уровнем логического нул  с выход третьего триггера 20, на четвертом такте уровень логической едлпицы с выхода указанного триггера отпирает элемент И 36, который в свою очередь открывает элемент И 27, С выхода которого синхроимпульсы, по30In the first three cycles, the AND 36 element is blocked by the logic zero level from the output of the third trigger 20, on the fourth cycle the logic level from the output of the specified trigger unlocks the AND 36 element, which in turn opens the And 27 element, from the output of which the clock pulses

3535

4040

4545

5050

- i5 ступающие на его второй вход с второго выхода генератора 21 синхроимпульсов , поступают на вход дешифратора 28, с первого либо второго выхода которого через выходы 43 и 44 блока синхронизации импульсы записи поступают на первый 1 либо второй 2 блоки оперативной пам ти. Выбор блоков опера- тивной пам ти осуществл етс  по импульсам , поступающим с выхода одноразр дного счетчика 22. Эти же импульсы через выход 42 блока синхронизации поступают на управл ющие вхо- ды первого 10, третьего 12 и четвертого 13 коммутаторов. На четвертом такте импульс с выхода элемента И 29 через выход 50 блока синхронизации поступает на управл ющий вход второ- го коммутатора 11.- i5 stepping on its second input from the second output of the generator 21 sync pulses, arrive at the input of the decoder 28, from the first or second output of which, through the outputs 43 and 44 of the synchronization block, write pulses flow to the first 1 or second 2 blocks of RAM. The blocks of the operative memory are selected according to the pulses coming from the output of the one-bit counter 22. The same pulses through the output 42 of the synchronization unit arrive at the control inputs of the first 10, third 12 and fourth 13 switches. In the fourth cycle, the pulse from the output of the element 29 through the output 50 of the synchronization unit is fed to the control input of the second switch 11.

До конца одной итерации блок синхронизации работает аналогично. В конце итерации импульс, поступающий на вход 56 блока синхронизации, сбрасывает второй триггер 19, уровень логического нул  с выхода второго триггера 20 блокирует прохождение тактовых импульсов с первого выхода генератора 21 синхроимпульсов через элемент И 33 на выход 41 блока синхронизации. Затем в течение четырех тактов на соответствующем выходе блока синхронизации формируютс  импульсы записи в блок оперативной па- м ти. Уровень логической единицы с инверсного выхода второго триггера 19 поступает на вход элемента И 26, с выхода которого уровень логической единицы поступает через элемент ИЛИ Г 4 на вход второго триггера и устанавливает его, уровень логической единицы с выхода второго триггера 19 поступает на вход третьего триггера 20 и сбрасывает его, уро- вень логической единицы с инверсного выхода третьего триггера 20 поступает на вход одноразр дного счетчика 22 и пег еводит его в следующее состо ние ,Until the end of one iteration, the synchronization unit works in the same way. At the end of the iteration, the pulse arriving at the input 56 of the synchronization unit resets the second trigger 19, the logic zero level from the output of the second trigger 20 blocks the passage of clock pulses from the first output of the sync pulse generator 21 through the AND 33 element to the output 41 of the synchronization unit. Then, during four clock cycles, recording pulses are written to the operative memory block at the corresponding output of the synchronization unit. The level of the logical unit from the inverse output of the second trigger 19 is fed to the input of the element And 26, from the output of which the level of the logical unit goes through the element OR G 4 to the input of the second trigger and sets it, the level of the logical unit from the output of the second trigger 19 is fed to the input of the third trigger 20 and resets it, the level of the logical unit from the inverse output of the third trigger 20 is fed to the input of the one-bit counter 22 and the peg leads it to the next state,

Уровень логической единицы с выхода счетчика 22 поступает на управл ющий вход дешифратора 28, в результате чего второй его выход подключаетс  к входу. Этот же импульс поступает нд выход 42 блока синхронизации в Результате чего происходит переключение блоков оперативной пам ти. Если на первой итерации .информаци  считывалась из второго блока оперативной пам ти, а запись производилась в первый блок, то на второй итерации информаци  СЧИТЫВЭРТСЯ из первого блока, а запись происходит во второй блок оперативной пам ти.The level of the logical unit from the output of the counter 22 enters the control input of the decoder 28, with the result that its second output is connected to the input. The same impulse arrives at the output 42 of the synchronization block. As a result, switching of the RAM blocks occurs. If at the first iteration, the information was read from the second RAM block, and the recording was made into the first block, then at the second iteration, the information was read from the first block, and the recording occurs into the second RAM block.

В дальнейшем блок синхронизации работает аналогично описанному.In the future, the synchronization unit works as described.

Claims (1)

Формула изобретени Invention Formula Устройство дл  реализации быстрого преобразовани  Фурье, содержащее первый блок оперативной пам ти, два коммутатора, два счетчика, сдвигающий счетчик, блок посто нной пам ти, блок элементов И, умножитель, первый конвейерный регистр и блок синхронизации , причем адресный вход первого блока оперативной пам ти соединен с выходом первого коммутатора первый и второй информационные входы которого соединены соответственно с информационными выходами первого и второго счетчиков, счетные входы которых соединены соответственно с первым и вторым выходами первой группы блока синхронизации, вход запуска которого  вл етс  входом запуска устройства , управл ющий вход первого коммутатора и вход чтени -записи первого блока оперативной пам ти соединены соответственно с первым и вторым выходами второй группы блока синхронизации, первый выход третьей группы которого соединен с входом чтени  блока посто нной пам ти, адресный вход которого соединен с выходом блока элементов И, первый и второй входы которого соединены соответственно с информационными выходами первого счетчика и сдвигающего счетчика, счетный вход и выход переноса которого соединены соответственно с выходом переноса второго счетчика и выходом останова блока синхронизации , первый и второй информационные входы умножител  соединены соответственно с выходом блока посто нной пам ти и выходом второго коммутатора, первый информационный вход которого соединен с выходом первого конвейерного регистра, вход записи которого соединен с вторым выходом третьей группы блока синхронизации , отличающеес  тем, что, с целью повышени  быстродействи оно содержит второй блок оперативной пам ти, второй конвейерный регистр, третий и четвертый коммутаторы, накапливающий сумматор и сумматор-вычи- , выход которого соединен сA device for realizing a fast Fourier transform comprising a first RAM block, two switches, two counters, a shifting counter, a constant memory block, an AND block, a multiplier, a first pipeline register and a synchronization block, the address input of the first RAM block connected to the output of the first switch, the first and second information inputs of which are connected respectively to the information outputs of the first and second counters, the counting inputs of which are connected respectively to the first and second The main outputs of the first synchronization block group, the startup input of which is the device startup input, the control input of the first switch and the read-write input of the first RAM block are connected respectively to the first and second outputs of the second synchronization block group, the first output of the third group of which is connected to the read input of the block of permanent memory, the address input of which is connected to the output of the block of elements I, the first and second inputs of which are connected respectively to the information outputs of the first counter the shifting counter, the counting input and the transfer output of which are connected respectively to the transfer output of the second counter and the stop output of the synchronization unit, the first and second information inputs of the multiplier are connected respectively to the output of the fixed memory unit and the output of the second switch, the first information input of which is connected to the output of the first a conveyor register whose recording input is connected to the second output of the third group of the synchronization unit, characterized in that, in order to improve speed, it erzhit second block of RAM memory, the second conveyor register, third and fourth switches, an accumulator and an adder-If we subtract, the output of which is connected to информационными входами первого и второго блоков оперативной пам ти и  вл етс  выходом устройства, адресный вход и вход чтени -записи второго блока оперативной пам ти соединены соответственно с выходом третьего коммутатора и третьим выходом второй группы блока синхронизации, вход признака режима работы которого соединен с выходом переноса первого счетчика, информационньй выход которого и информационный выход второго счетчика соединены соответственно с первым и вторым информационными входами третье го коммутатора, управл ющий вход которого соединен с первым выходом второй группы блока синхронизации и управл ющим входом четвертого коммутатора, первый и второй информационные входы и выход которого соединены соответственно с выходами первого и второго блоков оперативной пам ти и информационными входами первого и второгоThe information inputs of the first and second RAM blocks are the output of the device, the address input and the read-write input of the second RAM memory block are connected to the output of the third switch and the third output of the second group of the synchronization block, respectively, the input of which feature is connected to the transfer output. the first counter, the information output of which and the information output of the second counter are connected respectively to the first and second information inputs of the third switch, the control input D which is connected to the first output of the second group of the synchronization unit and the control input of the fourth switch, the first and second information inputs and output of which are connected respectively to the outputs of the first and second RAM blocks and information inputs of the first and second Q 5 Q 5 00 конвейерных регистров, вход записи и выход второго конвейерного регистра соединены соответственно с третьим выходом третьей группы блока синхронизации и первым информационным входом сумматора-вычитател , второй информационный вход, вход синхронизации и вход вида операции которого соединены соответственно с выходом накапливающего сумматора, четвертым и п тым выходами третьей группы блока синхронизации, с шестого по дев тый выходы третьей группы которого соединены соответственно с управл ющим входом второго коммутатора, с входом синхронизации и входом обнулени  накапливающего сумматора и с входом синхронизации умножител , выход которого соединен с информационным входом накапливающего сумматора , второй информационный вход второго коммутатора соединен с выходом четвертого коммутатора.conveyor registers, recording input and output of the second conveyor register are connected respectively to the third output of the third group of the synchronization unit and the first information input of the adder-subtractor, the second information input, the synchronization input and the input of the operation type of which are connected respectively to the output of the accumulating adder, fourth and fifth outputs the third group of the synchronization unit, from the sixth to the ninth outputs of the third group of which are connected respectively to the control input of the second switch, to the input synchronization and the reset input of the accumulator and to the input of multiplier synchronization, whose output is connected to the data input of the accumulator, a second data input of the second switch connected to the output of the fourth switch. 4040