SU1661752A1 - Multifunctional logic module - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано при построении многофункциональных устройств цифровой обработки информации и узлов промышленной автоматики. Цель изобретени  - упрощение многофункционального логического модул  при вычислении симметрических булевых функций. Модуль содержит элемент ИЛИ 1, сдвиговый регистр 2, демультиплексор 3, шифратор 4, блок 5 вычислени  элементарных симметрических булевых функций, триггер 6, элемент И 7, счетчик 8. На информационные входы модул  поступают двоичные переменные X₁, X₂,..., X_N, а в сдвиговый регистр заноситс  двоичный код ϕ(F) реализуемой симметрической булевой функции F = F(X₁, X₂,..., X_N). В течение N + 1 тактового цикла на выходе модул  реализуетс  значение функции F, определ емой двоичным кодом ϕ F. 1 з.п. ф-лы, 1 табл., 2 ил.The invention relates to computing and can be used in the construction of multifunctional digital information processing devices and industrial automation units. The purpose of the invention is to simplify the multifunctional logic module when calculating symmetric Boolean functions. The module contains the element OR 1, the shift register 2, the demultiplexer 3, the encoder 4, the block 5 for calculating elementary symmetric Boolean functions, trigger 6, the element AND 7, the counter 8. The binary information variables X ₁ , X ₂ , ... , X _N , and the binary code ϕ (F) of the implemented symmetric Boolean function F = F (X ₁ , X ₂ , ..., X _N ) is entered into the shift register. During the N + 1 clock cycle, the output of the module realizes the value of the function F defined by the binary code ϕ F. 1 Cp f-crystals, 1 tab., 2 ill.

Description

11eleven

1313

1л1l

/4/four

0-10-1

оэ оoh oh

vi ел юvi ate yu

фиг.1figure 1

Изобретение относитс  к вычислительной технике и может быть использовано при построении многофункциональных устройств цифровой обработки информации и узлов промышленной автоматики .The invention relates to computing and can be used in the construction of multifunctional digital information processing devices and industrial automation units.

Цель изобретени  - упрощение многофункционального логического модул  при вычислении симметрических булевых функций (СБФ).The purpose of the invention is to simplify the multifunctional logic module when calculating symmetric Boolean functions (SBF).

На фиг.1 представлена структурна  схема многофункционального логичес- кого модул J на фиг.2 - функциональна  схема блока вычислени  элементарных СБФ (ЭСБФ), вход щего в состав модул .Fig. 1 shows the block diagram of the multifunctional logical module J in Fig. 2, a functional diagram of a unit for calculating elementary SBF (ESBF) included in the module.

Модуль содержит элемент ИЛИ 1, сдвиговый регистр 2, демультиплек- сор 3, шифратор 4, блок 5 вычислени  ЭСБФ, триггер 6, элемент И 7, счетчик 8, группу информационных входов 9, вход 10 настройки, первый 11 и второй 12 входы сброса модул  соответственно, тактовый вход 13 и выход 14.The module contains the element OR 1, the shift register 2, the demultiplexer 3, the encoder 4, the ECGF calculation block 5, the trigger 6, the AND 7 element, the counter 8, the group of information inputs 9, the configuration input 10, the first 11 and the second 12 inputs of the module reset respectively, clock input 13 and output 14.

Блок вычислени  ЭСБФ содержит п элементов ИСКЛЮЧАЮЩЕЕ ИЛИ (п количество аргументов ревизуемых ЭСБФ)1 мажоритарный элемент 16 с порогом п, мажоритарньй элемент 17 с порогом п+1 (имеет только инверсный выход ), элемент И 18, п информационных входов , п-1 настроечных входов 20(-20,1.1 , вход 21 запрета и выход 22.The ESBF calculation block contains n EXCLUSIVE OR elements (n is the number of arguments of ESBFs being audited) 1 majority element 16 with threshold n, major element 17 with threshold n + 1 (has only inverse output), element I 18, n information inputs, n-1 tuning inputs 20 (-20.1.1, prohibition input 21 and output 22.

Модуль работает следующим образом .The module works as follows.

Известно, что произвольна  СБФ п аргументов F F (Х, Х„, ... может быть однозначно представлена в видеIt is known that arbitrary SBF n arguments F F (X, X „, ... can be uniquely represented as

VV

F fiX VfrF fix vfr

nn

FnVFnv

(1)(one)

и i При этомand i

где - элементарные (или фундаментальные ) СБФ от п аргументов,1цЈ{0,1Jwhere - elementary (or fundamental) SBF from n arguments, 1tsЈ {0,1J

Таким образом, имеет место взаимнооднозначное соответствие между СБФ F F (Хр Х, ...,Х„) и (п + 1)-разр дным двоичным кодом /IT(F) (1Г0 / Thus, there is a one-to-one correspondence between SBF F F (Xp X, ..., Xn) and (n + 1) -disable binary code / IT (F) (1Г0 /

ъъ

гg

,,...,, ...

П P

Из (I) следует также, чтоFrom (i) it also follows that

F - MF,F - MF,

где дизъюнкци  беретс  по всем которых 1ГК 1,where the disjunctions is taken for all of which 1GK 1,

(2) К, дл(2) K, DL

Поскольку все ЭСБФ F взаимноSince all ESBF F are mutually

орop

00

5five

00

5five

00

тогональны, то на заданном наборе двоичных переменных Х(, Х, , Х значение логической единицы принимает не более одной ЭСБФ из множества РМ« Следовательно, дл  вычислени  произвольной СБФ (Xf,X2,,..,Х) от и аргументов Х„, Х„,..., X , заданной посредством своего двоичного кода 1 (F) , можно предложить следующую процедуру: вычисл ть последовательно значени  ЭСБФ из fFhjHa данном наборе аргументов Х, Х, ...,ХП до получени  единичного значени  и тогда F 1 на данном наборе, либо до полного перебора всех ЭСБФ из fFnV и тогда F 0, так как на данное наборе все слагаемые в (2) равны нулю. Модуль содержит сдвиговый регистр 2, в который заноситс  код « (F) реализуемой СБФ F F (X,, Хг,..., Хп). Через демультиплексор 3 значение старшего разр да регистра 2 - значение очередного компонента /5Tj двоичного кода 1T(F) управл ет работой шифратора 4, формирующего код настройки блока 5 вычислени  ЭСБФ: если /|Г 1 , шифратор 4 настраивает блок 5 на вычисление функции F|J, значение которой на данном наборе фиксируетс  в триггере 6, если И | 0,. работа шифратора 4 и последующих узлов блокируетс . Затем в сдвиговом регистре 2 осуществл етс  кольцевой сдвиг информаци на один разр д и производитс  аналогичный анализ компонента ; . Работа продолжаетс  либо до перебора всех компонент двоичного кодаТ(Р), если F 0 на данном наборе аргу0then, on a given set of binary variables X (, X,, X, the value of a logical unit takes no more than one ESBF from the set RM "Therefore, to calculate an arbitrary SBF (Xf, X2 ,, .., X) from and the arguments X", X ", ..., X, defined by its binary code 1 (F), we can propose the following procedure: calculate successively the values of the ESBF from fFhjHa to the given set of arguments X, X, ..., CP to obtain a single value and then F 1 on this set, or until complete enumeration of all ESBPs from fFnV and then F 0, since all the terms on this set are in (2) they are equal to zero. The module contains a shift register 2, into which the code "(F) implemented by the SBF FF (X ,, Xg, ..., Xn) is entered. Through the demultiplexer 3, the value of the most significant bit of register 2 is the value of the next component The binary code 1TTj (F) controls the operation of the encoder 4, which forms the setup code of the ESBP calculation block 5: if / | G 1, the encoder 4 sets up block 5 to calculate the function F | J whose value on this set is fixed in trigger 6, if and | 0 ,. the operation of the encoder 4 and subsequent nodes is blocked. Then, in the shift register 2, a ring shift of information by one bit is performed and a similar component analysis is performed; . The operation continues either until all the components of the binary code T (P) are iterated, if F 0 on the given set of arguments

5five

ментов Xcops X

Хп, либо до полу пHP, either to the floor

чени  единичного значени  функции, запоминаемого в триггере 6. При этом сигнал с инверсного выхода триггера 6 запрещает поступление тактовых импульсов через элемент И 7 на вход модул  и свидетельствует о завершении вычислени  значени  F на данном наборе. Счетчик 8 в процессе работы указывает номер анализируемого компонента Т;,A single value of the function stored in trigger 6. At the same time, the signal from the inverse output of trigger 6 prohibits receipt of clock pulses through element 7 at the input of the module and indicates the completion of the calculation of the F value on this set. Counter 8 in the process of work indicates the number of the analyzed component T ;,

Многофункциональный логический модуль работает следующим образом.Multifunction logic module works as follows.

Перед началом работы подаютс  импульсы на первый 11 и второй 12 входы сброса модул , которые обнул ют сдвиговый регистр 2, триггер 6 и счетчик 8. Далее осуществл етс  настройка модул  на реализацию СБФBefore starting, pulses are supplied to the first 11 and second 12 inputs of the module reset, which zero the shift register 2, the trigger 6 and the counter 8. Next, the module is tuned to the SBF implementation

51665166

F F (X4, X, ...,Xn), заданной своим двоичным кодом Т (F) („ , Iff , Ч 2. /и ц ) в сопровождении серии из п+1 тактовых импульсов, подаваемых на тактовый вход 13, на вход 10 настройки поступают последовательно значени  компонентов 1Г0 ,(, ,..., . ../|Г„. В результате этого в (п+1)-м разр дном сдвиговом регистре 2 записываетс  Kofl iTCF), причем в старшем разр де, соединенном с входом демультиплексора 3, входом запрета блока 5 вычислени  ЭСБФ и входом элемента ИЛИ 1 имеет место значение 1Г0, а в младшем - значение IT . Модуль счета счетчика 8 равен п+1, Очевидно, разр дность счетчика равна г J + 1), поэтому после подачи указанной серии из п+1 тактовых импульсов счетчик 8 снова переходит в нулевое состо ние, код которого указывает двоичный номер компонента 1 вектора IT (F) , подключенного к входу демультиплексора 3. Поскольку счетный вход счетчика 8 соединен .с тактовым входом сдвигового регистра 2, то всегда г-разт р дный двоичный код i состо ни  счетчика 8 указывает номер компонента , наход щегос  в данный момент з старшем разр де сдвигового регистра 2. После занесени  кода (Р) в сдвиговый регистр 2 модуль готов к работе. На п шин группы информационных входов 9 модул  подаютс  двоичные аргументы X., Х,...,FF (X4, X, ..., Xn) given by its binary code T (F) („, Iff, H 2. / C) accompanied by a series of n + 1 clock pulses fed to clock input 13, per input 10 settings are received sequentially from the components of 1G0, (,, ...,. ../| G ". As a result, Kofan iTCF is recorded in the (n + 1) -th bit of the shift register 2), and in the higher bit connected to the input of the demultiplexer 3, the prohibition input of the ESCF calculation unit 5 and the input of the element OR 1, the value 1Г0 takes place, and in the youngest - the value IT. The counting module of the counter 8 is equal to n + 1. Obviously, the counter size is equal to r J + 1), therefore, after the indicated series of n + 1 clocks are delivered, the counter 8 goes back to zero state, the code of which indicates the binary number of the component 1 of the vector IT (F) connected to the input of the demultiplexer 3. Since the counting input of counter 8 is connected to the clock input of the shift register 2, the r-binary code i of the state of the counter 8 always indicates the number of the component that is at the moment de shift register 2. After s Shift code (P) to shift register 2 module is ready for operation. The binary arguments X., X, ..., are supplied to the buses of the group of information inputs 9 of the module.

fi   fi

В течение (п+1)-го тактового цикла подготовки модул  к работе триггер 6 находитс  в нулевом состо нии и единичный сигнал с его инверсного выхода, подаваемый на вход элемента И, разрешает прохождение тактовых импульсов с тактового входа 13 на тактовый вход сдвигового регистра 2 и счетный вход счетчика 8. Это . обеспечиваетс  тем, что во врем  занесени  в сдвиговый регистр 2 кода ii(F) на входе запрета блока 5 вычис лени  ЭСБФ присутствует сигнал старшего разр да предварительно обнуленного сдвигового регистра 2. Этот нулевой сигнал и запрещает формирование сигнала логической единицы на выходе блока 5 во врем  подготовки модул  к работе,During the (n + 1) -th clock cycle of preparing the module for operation, trigger 6 is in the zero state and a single signal from its inverse output supplied to the input of the AND element allows the passage of clock pulses from clock input 13 to the clock input of the shift register 2 and counting input counter 8. This. is provided by the fact that when entering the shift register 2 of code ii (F) at the input of the prohibition of the ECGF calculation block 5, there is a high-order signal of the preset zeroed shift register 2. This zero signal prevents the formation of a logical unit signal at the output of the block 5 during preparing the module for work,

Демультиплексор 3 имеет п+1 выход (с нулевого по п-й), один инфор752 6Demultiplexer 3 has n + 1 output (from zero to nth), one infor752 6

мационный вход, св занный с выходом старшего разр да сдвигового регистра 2, и г + l) адресных входов , на которые поступают сигналы с соответствующих разр дов счетчика 8. При этом при кольцевом сдвиге информации в сдвиговом регистре 2 в процессе вычислени  СБФ F F (X,,a mating input associated with the high-order output of the shift register 2, and g + l) address inputs, which receive signals from the corresponding bits of counter 8. In this case, with a circular shift of information in the shift register 2 in the process of calculating SBF FF (X ,,

0 ft) B старшем разр де последовательно присутствуют компоненты 1Г Д, ,..., %, ,1Г0 , if, ,... и, таким образом, значени  этих компонентов в такой же последовательности имеют0 ft) B high order, the components 1G D,, ...,%, 1Г0, if,, ... are consistently present and, thus, the values of these components in the same sequence have

c место на выходах демультиплексора 3: нулевом, первом,..., n-м, нулевом, первом,и т.д.c place at the outputs of the demultiplexer 3: zero, first, ..., nth, zero, first, etc.

Блок 5 вычислени  ЭСБФ имеет п информационных входов, на которые сUnit 5 of calculation of ESBF has n information inputs for which

20 информационных входом 9 модул  поступают параллельно двоичные переменные Xj, Хг,..., X п реализуемой СБФ F F (X,, Х,..., Xh), и п-1 настроечных входов, на которые поступаетThe 20 information inputs of the 9 modules come in parallel with binary variables Xj, Xg, ..., Xn implemented by the SBF F F (X ,, X, ..., Xh), and n-1 of the configuration inputs to which

1,2 1.2

25 код настройки V (U ,, U25 code settings V (U ,, U

..., U;M,) с выходов шифратора 4, где i 6, 1,..., n; в {О, 1 и S 1, 2,.,.,п-1. Функции шифратора 4 заключаютс  в преобразовании..., U; M,) from the outputs of the encoder 4, where i 6, 1, ..., n; in {О, 1 and S 1, 2,.,., p-1. The functions of the encoder 4 are to transform

Зо сигнала логической единицы на i-м входе (, 1,., .., п) в (п-1)-и разр дный вектор V на выходе. Следовательно , шифратор 4 имеет п+1 входов и п-1 выходов. Поскольку выходы демультиплексора 3 соединены с соответствующими входами шифратора 4, одновременно на входах шифратора может действовать не более одного сигнала логической единицы, поэтому всегдаThe signal of a logical unit at the ith input (, 1,., .., n) is in (n-1) is the bit vector V at the output. Therefore, encoder 4 has n + 1 inputs and n-1 outputs. Since the outputs of the demultiplexer 3 are connected to the corresponding inputs of the encoder 4, at the same time no more than one signal of a logical unit can act on the inputs of the encoder, therefore always

лп будет однозначное соответствие между сигналом /ir 1, действующим на 1-й вход шифратора 4, и вектором V, настраивающим блок 5 на вычисление ЭСБФ Р „ (i 0, 1п).The lp will be a one-to-one correspondence between the / ir 1 signal, acting on the 1st input of the encoder, and the vector V, which configures unit 5 to calculate the ESBF P n (i 0, 1n).

4545

В исходном состо нии в старшемIn the initial state in the senior

разр де сдвигового регистра 2 находитс  компонент 1ГВ вектора (F), счетчик 8 обнулен. На нулевом вы- 5( ходе демультиплексора 3 также присутствует сигнал 1Г0 .the bit register of the shift register 2 is the component 1GV of the vector (F), the counter 8 is reset. At zero you- 5 (during demultiplexer 3 there is also a 1Г0 signal.

Если/й () 1, шифратор 4 формируетIf / th () 1, the encoder 4 generates

вектор настройки Vй (UB(t, U0(2Vj tuning vector (UB (t, U0 (2

о VM настраивающ| и Спок 5 на реализацию функции F°. Значение FЈ на данном наборе аргументов X,, Х,...., Хл с выхода блока 5 подаетс  на информационный вход триггера 6. По переднему фронту первого син- about VM tuning | and Spock 5 on the implementation of the function F °. The value FЈ on this set of arguments X ,, X, ...., Chl from the output of block 5 is fed to the information input of trigger 6. On the leading edge of the first sync

хроимпульса рабочей серии, поступившего на тактовый вход 13 модул , значение F6 записываетс  в одноступенtt , , чатый триггер о (.в качестве такогоThe pulse of the work series received at the clock input of the 13 module, the value of F6 is written to the one-step, ..., trigger about (. such

триггера может быть выбран, например , синхронный D-триггер). Еслиa trigger can be selected, for example, a synchronous D-trigger). If a

w w

Fu 1 на данном наборе аргументов, а следовательно F F (X,,, Х,. ., х«) 1 на данном наборе, сиг- с инверсного выхода триггера 6 дальнейшее поступление синхроимпульсов на тактовый вход 13 блокируетс . Значение реализуемой функции F равно логической единице и зафиксировано в триггере 6.Fu 1 on this set of arguments, and consequently F F (X ,,, X, ..., x “) 1 on this set, the signal from the inverse output of trigger 6, further input of clock pulses to clock input 13 is blocked. The value of the implemented function F is equal to a logical one and is fixed in trigger 6.

Если О (ЭСБФ F® не входит в (k) или F° 0 на данном наборе), то по переднему фронту первого рабочего синхроимпульса нулевое состо - триггера 6 подтвердитс , если /Stn 1. то значение старшего разр даIf O (ESFP F® is not included in (k) or F ° 0 on this set), then on the leading edge of the first working clock pulse, the zero state of flip-flop 6 is confirmed if / Stn 1. then the value of the most significant bit

гдвигового регистра 2, подаваемое на вход запрета блока 5, заблокирует efo выходной сигнал.The dvig register 2 supplied to the inhibit input of block 5 will block the efo output signal.

В обоих случа х или / 0In both cases, or / 0

1)  one)

по заднему фронту первого синхроимпульса в сдвиговом регистре 2 произойдет кольцевой сдвиг информации (в старший разр д запишетс  значение j, в младший (Го ), а состо ние счетчика 8 увеличитс  на единицу и укажет номер компонента , векто- pa iT (F), наход щегос  в данный момент в старшем разр де сдвигового регистра 2. При этом на первом выходе демультиплексора 3 присутствует сигнал и при 1 шифратор 4 на- страивает блок 5 на реализацию функции F on the falling edge of the first sync pulse in the shift register 2, an annular shift of information occurs (in the high bit the value j is written, in the low bit (Go), and the state of the counter 8 will increase by one and indicate the component number, the vector iT (F), At the moment, at the first output of the demultiplexer 3 there is a signal and at 1 encoder 4 sets block 5 to implement the function F

Если после подачи первого рабочего синхроимпульса триггер 6 осталс  в нулевом состо нии, подаетс  следующий рабочий синхроимпульс, по переднему фронту которого в триггер 6 записываетс  значение F на данном наборе аргументов Х, Хо,..., Х (при 1), либо подтверждаетс  нулевое состо ние триггера 6 (при , if. 0). По заднему фронту этого синхроимпульса также производитс  кольцевой сдвиг информации в сдвиговом регистре 2 и увеличение содержимого счетчика 8 на единицу. Если после второго такта триггер 6 осталс  в нулевом состо нии, подаетс  третий синхроимпульс, по переднему фронту которого в триггер 6 заноситс  значение ЭСБФ F на данном наборе (приIf, after filing the first working clock pulse, trigger 6 remains in the zero state, the next work clock pulse is applied, on the leading edge of which the trigger F is written to the value F on the given set of arguments X, X0, ..., X (with 1), or zero is confirmed trigger state 6 (when, if. 0). On the falling edge of this clock pulse, a circular shift of information in the shift register 2 and an increase in the content of the counter 8 by one are also performed. If, after the second clock cycle, trigger 6 remains in the zero state, a third sync pulse is applied, on the leading edge of which the trigger EFB F on this set is entered in trigger 6 (with

1), либо подтверждаетс  нулевое состо ние триггера. По заднему фронту синхроимпульса также происходит кольцевой сдвиг информации в сдвиговом регистре 2 и увеличение содержимого счетчика 8 на единицу.  1) or the zero state of the trigger is confirmed. On the falling edge of the sync pulse, there is also an annular shift of information in shift register 2 and an increase in the content of counter 8 by one.

Вычисление значени  СБФ F F(X4, Х,..., Х) на данном наборе аргументов продолжаетс  либо до фиксации в триггере 6 единичного значени  (это указывает, что F 1 на данном наборе аргументов), либо до окончани  рабочей серии из п+1 тактовых импуль5 сов, подаваемых на тактовый вход 13. В последнем случае значение F определ етс  состо нием триггера 6 после окончани  (п+1)-го тактового импульса .The calculation of the SBF FF value (X4, X, ..., X) on this set of arguments continues either until a single value is fixed in flip-flop 6 (this indicates that F 1 is on this set of arguments) or until the end of the working series of n + 1 clock pulses applied to clock input 13. In the latter case, the value of F is determined by the state of flip-flop 6 after the end of the (n + 1) -th clock pulse.

Q Дл  вычислени  значени  заданной СБФ F F (Xf, Xz, .,., Х„) на другом наборе аргументов на информационные входы 9 модул  подаютс  новые значени  аргументов X,, Хг,..., Х,Q To calculate the value of a given SBF F F (Xf, Xz,.,., X) on a new set of arguments, the information inputs of the 9 modules are supplied with new values of the arguments X, X, ..., X,

5 триггер 6 обнул етс  подачей импульса на второй вход 12 сброса, а на тактовый вход 13 подаетс  очередна  рабоча  сери  из п+1 тактового импульса (последовательно импульс за импуль0 с°м либо до фиксации в триггере 6 единичного значени , либо до окончани  всей серии импульсов),5, trigger 6 is zeroed by applying a pulse to a second reset input 12, and the next working series of n + 1 clock pulses is applied to clock input 13 (successive impulses per pulse from 0, either to fixation to trigger 6 of a single value, or to the end of the entire series pulses)

Если значение (X,Х,,..,X|J было вычислено досрочно (единичное значение F было зафиксировано в триггере.6 за 1 t«cn+1 тактовых импульсов ), нет необходимости заканчивать текущую серию из п+1 рабочих тактовых импульсов. Триггер 6 обнул етс , а новое значение аргументов Xj, X,..., Xw сопровождаетс  очередной серией тактовых импульсов. При этом, очевидно, начинаетс  анализ не с компонентаIf the value (X, X ,, .., X | J was calculated ahead of time (the unit value of F was recorded in the trigger .6 for 1 t "cn + 1 clock pulses), there is no need to end the current series of n + 1 working clock pulses Trigger 6 is zeroed out, and the new value of the arguments Xj, X, ..., Xw is followed by the next series of clock pulses. In this case, obviously, the analysis does not begin with the component

функции F при о ., functions F with o.,

та U-t (и соответствующей функции при 11ц. 1). Таким образом, среднее врем  вычислени  СБФ (X,Хг,..., ..., Хп) составит величинуthat U-t (and the corresponding function at 11 c. 1). Thus, the average computation time of the SBF (X, Xg, ..., ..., Xn) will be

И о (и соответствующей V О, And o (and corresponding V o,

а с компонен (п-Н) л о;and with component (pn) l about;

(3)(3)

где v- период тактовых импульсов.where v is the period of clock pulses.

Коды настройки Vм (U.,.,, U; 2, U;,) и соответствующие им реализуемые ЭСБФ F (i О, 14) дл The tuning codes Vm (U.,. ,, U; 2, U ;,) and the corresponding realizable ESBF F (i О, 14) for

блока 5 (фиг. 2) при п 4 представлены в таблице (значение сигнала наblock 5 (Fig. 2) with n 4 are presented in the table (the value of the signal on

входе 21 запрета равно при этом логической единице).the input 21 of the ban is equal to this logical unit).

Как следует из фиг.1 и 2, на вход 21 запрета блока 5 вычислени  ЭСБФ поступает значение компонента с выхода старшего разр да сдвигового регистра 2. Очевидно, если fr; 0, то в соответствии с (2) значение F на данном наборе аргументов X,, Х,..., ...,Хп игнорируетс  вследствие по влени  нулевого сигнала на выходе 2 блока 5, соединенного с информационным входом триггера 6.As follows from Figures 1 and 2, the value 21 of the component of the output of the high bit of the shift register 2 arrives at the prohibition input 21 of the ESBF calculation block 5. Obviously, if fr; 0, then, in accordance with (2), the value of F on this set of arguments X ,, X, ..., ..., Xn is ignored due to the occurrence of a zero signal at output 2 of block 5 connected to the information input of trigger 6.

Структуру шифратора 4 рассмотрим на примере дл  п 4.Дл  этого воспользуемс  таблицей настроек блока 5The structure of the encoder 4 is considered on the example for Clause 4. For this, we use the table of settings of block 5

Введем следующие обозначени : пусть а - сигнал на i-м выходе де- мультиплексора 3 (и соответственно на i-м входе шифратора 4) , bj - сигнал на j-м выходе шифратора 4, соединенного с настроечным входом блока 5, где , 1, ..., 4 и j 1, 2, 3.Let us introduce the following notation: let a be the signal at the i-th output of the multiplexer 3 (and respectively at the i-th input of the encoder 4), bj is the signal at the j-th output of the encoder 4 connected to the tuning input of block 5, where, 1 , ..., 4 and j 1, 2, 3.

20;20;

Как следует из таблицы настроекAs follows from the table of settings

a 0V a ,V а,a 0V a, V a,

iiii

агу а. agu a

Таким образом, как следует из (4), при п 4 шифратор 4 состоит из двух элементов ИЛИ на три входа каждый .Thus, as follows from (4), with n 4, the encoder 4 consists of two OR elements with three inputs each.

Если учесть ортогональность сигналов на входах шифратора 4, тоIf we take into account the orthogonality of the signals at the inputs of the encoder 4, then

Ь( аф, Ь. а.B (af, b. A.

22

Ьэ a0V (5) следует, что шифратор 4 может быть построен также на основе двух двухвходовых элементов ИЛИ-НЕ.Le a0V (5) it follows that the encoder 4 can also be built on the basis of two two-input elements OR NOT.

Дополнительным положительным эффектом изобретени   вл етс  более высокое быстродействие.An additional positive effect of the invention is a higher response rate.

Claims (2)

1. Многофункциональный логический модуль, содержащий счетчик, сдвиговый регистр и элемент ИЛИ, первый вход которого соединен с входом настройки модул , выход старшего разр да сдвигового регистра соединен с вторым входом элемента ИЛИ, выход1. A multifunctional logic module containing a counter, a shift register and an OR element, the first input of which is connected to the module settings input, the output of the high register shift register is connected to the second input of the OR element, output 2 .2 10ten 1515 661752 О661752 About которого соединен с входом младшего разр да сдвигового регистра, вход установки в О которого соединен с входом установки в О счетчика и первым входом сброса модул , о т- личающийс  тем, что, с целью упрощени  при вычислении сим- гметрических булевых функций,содержит демультиплексор, шифратор, блок вычислени  элементарных симметрических булевых функций, триггер и элемент И, тактовый вход модул  соединен с первым входом элемента И, второй вход которого соединен с инверсным выходом триггера, выход элемента И соединен со счетным входом счетчика, с . тактовым входом триггера и с тактовым входом сдвигового регистра, выход старшего разр да которого соединен с входом запрета блока вычислени  элементарных симметрических булевых функций и с информационным входом демультиплексора, адресные входы которого соединены с выходами счетчика, выходы демультиплексора соединены с входами шифратора, выходы которого соединены с настроечными входами блока вычислени  элементарных симметри- 3Q ческих булевых функций, информационные входы которого соединены с информационными входами модул , а выход соединен с информационным входом триггера, вход установки в О которого соединен с вторым входом сброса модул , а пр мой выход соединен с выходом модул .which is connected to the low-order input of the shift register, the installation input to Oh which is connected to the installation input to the counter O, and the first reset input of the module, which, in order to simplify the calculation of symmetric Boolean functions, contains a demultiplexer, encoder, unit for calculating elementary symmetric Boolean functions, trigger and AND element, clock input of the module connected to the first input of the AND element, the second input of which is connected to the inverse output of the trigger, output of the AND element connected to the counting input account Ica, p. the clock input of the trigger and the clock input of the shift register, the high-end output of which is connected to the inhibit input of the computation block of elementary symmetric Boolean functions and the information input of the demultiplexer, the address inputs of which are connected to the counter outputs the tuning inputs of the computing unit for elementary symmetric 3Q boolean functions, the information inputs of which are connected to the information inputs of the module, and the output The one is connected to the information input of the trigger, the installation input to O of which is connected to the second input of the module, and the direct output is connected to the output of the module. 2020 2525 3535 4040 2. Модуль поп.1, отлича rant и и с   тем, что блок вычислени  элементарных симметрических булевых функций содержит элемент И, мажоритарный элемент с порогом п (п - количество аргументов реализуемых эле- 45 ментарных симметрических булевых функ ций), мажоритарный элемент с порогом п-И и п элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, первый вход i-го (i 1, 2,..., п) из которых соединен с i-м информационным входом блока, второй вход соединен с первым настроечным входом блока, а выход соединен с i-м входом мажоритарного элемента с порогом п и i-м входом мажоритарного элемента с порогом n+1.(n+j)-и (,2,...,п-2) вход которого соединен с (j + D-м настроечным входом блока и (II + J)-M входом мажоритарного элемента с порогом п, выход которого соединен с2. Module pop.1, which differs from the fact that the block for calculating elementary symmetric Boolean functions contains the element AND, the majority element with the threshold n (n is the number of arguments of the elementary symmetric Boolean functions that are implemented), the majority element with the threshold The PI and n elements EXCLUSIVE OR, the first input of the i-th (i 1, 2, ..., p) of which is connected to the i-th information input of the block, the second input is connected to the first tuning input of the block, and the output is connected to the i-th input of the majority element with a threshold n and the i-th input of the majority element with a threshold of n + 1. (n + j) -and (, 2, ..., p-2), the input of which is connected to the (j + D-m tuning input of the unit and (II + J) -M input of the majority element with threshold n, the output of which is connected to 5050 первым входом элемента И, второй вход которого соединен с инверсным выходом мажоритарного элемента с порогом п+1,the first input element And, the second input of which is connected with the inverse output of the majority element with a threshold of n + 1, Х2. ХЬ Х4X2 XB X4 1ОО1OO 101101 111111 О01O01 000000 5five вход запрета блока соединен с третьим входом элемента И, выход которого соединен с выходом блока.the block inhibit input is connected to the third input of the AND element, the output of which is connected to the output of the block. - Х1 Х2 У5 4 X, XZX, X XjXgXyV Х(ХгХъХ У- X1 X2 Y5 4 X, XZX, X XjXgXyV X (HgHyX V X Хл X л.V X Chl X l. X, X2. V X, XaJf,X X, X2. V X,X4X5X.V Х, X, X2. V X, XaJf, X X, X2. V X, X4X5X.V X, X(X2X,X +УХ,ХгХэХ4У XtX2XjX4V X (X2X, X + UH, HgHeH4U XtX2XjX4V vx, Х1Хгхзх4vx, Х1ХГххх4 HaHa дл.6dl.6 1818 122122