SU1661653A1

SU1661653A1 - Измерительный прибор

Info

Publication number: SU1661653A1
Application number: SU894703094A
Authority: SU
Inventors: Владимир Михайлович Бондаренко; Николай Васильевич Сиренко; Александр Викторович Маранов; Юрий Трофимович Чигирин
Original assignee: Институт Электродинамики Ан Усср
Priority date: 1989-06-09
Filing date: 1989-06-09
Publication date: 1991-07-07

Abstract

Изобретение относитс к электрическим измерени м высокоточных в широком частотном диапазоне переменных сигналов произвольной формы. Цель изобретени - повышение точности измерений - достигаетс за счет устранени частотной составл ющей погрешности при изменении спектра входного сигнала, в результате чего измерение входного сигнала производитс в узком фиксированном частотном диапазоне. Преобразование спектра осуществл етс по алгоритму, изложенному в описании. 4 ил.

Description

Изобретение откоситс к электрическим измерени м и может быть использовано при построении высокоточных измерительных приборов.

Цель изобретени - повышение точности измерений среднеквадратического значени напр жени .

На фиг.1 приведена блок-схема измерительного прибора; на фиг.2 - блок-схема группы элементов 2-2И-2ИЛИ; на фиг. 3 - блок-схема формировател адреса считывани ; на фиг.4 - временные диаграммы, по сн ющие работу прибора.

Измерительный прибор (фиг.1) состоит из входного блока 1, элемента 2 фиксации перехода через ноль, генератора 3 импульсов , двигател 4, счетчика 5, дешифратора 6, регистра 7, формировател 8 интервала записи , счетного триггера 9, счетчика 10 адреса , аналого-цифрового преобразовател 11, группы элементов И 12 и 13, элементов И 14 и 15, запоминающих элементов 16 и 17, группы элементов 2-2И-2ИЛИ 18, регистра 19, цифроаналогового преобразовател 20, преобразовател 21 среднеквадратических

значений, регистрирующего блока 22, групп элементов 2-2И-2ИЛИ 23 и 24, формировател 25 считывани , формировател 26 адреса считывани , блока 27 управлени и усилител 28,

Входна клемма прибора соединена с входом входного блока 1. Выход последнего соединен с входом элемента 2 фиксации перехода через ноль 2 и измерительным входом аналого-цифрового преобразовател 11. Выход элемента 2 фиксации перехода через ноль соединен с первым входом блока 27 управлени .

Выход генератора 3 импульсов соединен с входом делител 4.

Первый выход делител 4 соединен со счетным входом счетчика 5. Второй выход делител 4 соединен с первым входом формировател 25 считывани и первым входом формировател 26 адреса считывани . Третий выход делител 4 соединен с тактовым входом аналого-цифрового преобразовате- , л 11. Четвертый выход (параллельный код) делител 4 соединен с первым входом формировател 8 интервала записи. Нулевой

О

о

СП

ы

вход счетчика 5 соединен с первым выходом блока 27 управлени , второй выход которого соединен с входом разрешени счетчика 5. Выход последнего (параллельный код) соединен с первым входом дешифратора 6, второй вход которого соединен с третьим Е ЫХОДОМ блока 27 управлени . Выход дешифратора 6 (параллельный код) соединен с| входом регистра 7, выход которого (парал- /|ельный код) соединен с вторым входом формировател 8 интервала записи, третий Eixofl которого соединен с четвертым выходом блока 27 управлени . Выход формировател 8 интервала записи соединен с вторым входом блока 27 упраплени .

Счетный вход счетного триггера 9 соединен с п тым выходом блока 27 управлени . Первый выход счетного триггера 9 Соединен с первым сходом группы элементов И 12 -л первым входом элемента И 15. Е&торой выход счетно о триггера 9 соединен 4 первыми входами группы элементов И 13, пеозым входом элемента И 14 и вторым входом формировател 25 считывани .

Нулевой вход счетчика 10 адреса соединен с шестым выходом блока 27 управлени . Счетный эход счетчика 10 адреса Соединен с седьмым выходом блока 27 управлени , запускающим входом аналого- цифрового преобразовател 11. Выход последнего (параллельный код) соединен с вторыми входами групп элементов И 12 и 13. Выход группы элементов И 12 (параллельный код) соединен с информационным входом запоминающего элемента 16. Выход группы элементов И 13 (параллельный код) Соединен с информационном входом запоминающе о элемента 17 Вторые входы элементов И 14 и 15 соединены с восьмым выходом блока 27 управлени . Выход элемента И 14 соединен с входом записи запоминающего элемента 17. Выход элемента И 15 соединен с входом записи запоминающего элемента 16.

Адресный вход запоминающего элемента 16 (параллельный код)соединен с вы- кодом группы элементов 2-2И--2ИЛИ 24, Адресный вход запоминающего элемента 17 (параллельный код) соединен с выходом группы элементов 2-2И-2ИЛИ 23. Вход считывани запоминающего элемента 16 соединен с первым выходом формировател 25 считывани . Вход считывани запоминающего элемента 17 соединен с выходом формировател 25 считывани . Выход запоминающего элемента 16 (параллельный код) соединен с первым входом группы элементов 2-2И-2ИЛИ 18. второй вход которого (параллельный код) соединен с выходом запоминающего элемента 17.

Третий вход группы элементов 2-2И- 2МЛИ 18 соединен с третьим выходом формировател 25 считывани , четвертый выход которого соединен с четвертым входом группы элементов 2-2И-2ИЛИ 18. Выход группы элементов 2-2И-2ИЛИ 18 (параллельный код) соединен с информационным входом регистра 19, вход записи которого соединен с п тым выходом

0 формировател 25 считывани .

Выход регистра 19 (параллельный код) соединен с информационным входом циф- роаналогового преобразовател 20, выход которого через преобразователь 21 средне5 квадратических значений и усилитель 28 соединен с регистрирующим блоком 22.

Первый вход группы элементов 2-2И- 2ИЛИ 23 соединен с шестым выходом формировател 25 считывани , седьмой выход

0 которого соединен с вторым входом группы элементов 2-2И-2ИЛИ 23. Третий вход группы элементов 2-2И-2ИЛИ (параллельный код) соединен с третьим входом группы элементов 2-2И-2ИЛИ 24, адресным вхо5 дом формировател 26 адреса считывани и кодовым выходом счетчика 10 адреса. Четвертый вход группы элементов 2-2И-2ИЛИ 23 (параллельный код) соединен с четвертым входом группы элементов 2-2И-2ИЛИ

0 24 и выходом формировател 26 адреса счи- тывани . Первый вход группы элементов 2- 2И-2ИЛИ 24 соединен с восьмым выходом формировател 25 считывани , дев тый выход которого соединен с вторым входом

5 группы элементов 2-2И-2ИЛИ 24.

Дев тый выход блока 27 управлени соединен с входом записи формировател 26 адреса считывани , дес тый выход блока 27 управлени соединен с вторым входом ре0 гистра 7,

Группа элементов 2-2И-2ИЛИ 18 состоит из однотипных элементов 2-2И-2ИЛИ, 18,1-18,4 и 18.5, 18.6 по одной на каждый разр д.

5 Группы элементов 2-2И-2ИЛИ 23 и 24 состо т из однотипных схем 2-2И-2ИЛИ по одной на каждый разр д. Блок-схема груп- ПУ схем 2-2И-2ИЛИ аналогична приведенной на фиг.2,

0Формирователь 25 считывани формирует управл ющие сигналы, необходимые дл считывани информации поочередно с двух запоминающих устройств. Поочередное считывание информации с двух запоми5 нающих устройств производитс на фиксированной частоте с посто нным интервалом между выборками. Переход н считывание информации с одного запоминающего устройства на другое запоминающее устройство производитс после окончани

записи информации в это запоминающее устройство.

Формирователь 26 адреса считывани формирует адрес считывани из двух запоминающих устройств, работающих поочередно , В одно запоминающее устройство поступает нова информаци , а из другого считываетс записанна ранее информаци . Переход на считывание информации из другого запоминающего устройства производитс после записи в него новой информации .

Формирователь 26 адреса считывани состоит из регистра 29, группы элементов И 30, по одной на каждый разр д кода, элемента 3 1 задержки, реверсивных счетчиков 32 и 33, счетмого триггера 34, многовходо- вых элементов (Л 35 36, элемента ИЛИ 37, элемента 2-2И-2ИЛV 38, элементе 39 задержки .

Формирователь 26 здреса считывани работг Т следующие, образом,

По сигналу, поступающему с выхода блока 27 . правлени , формирователь считывани V анавливаетс в исходное состо ние (в ь..левое состо ние устанавливаютс реверсивные счетчики 32,33 и счетный триггер 34), а в регистр 29 записываетс код адреса. Код адреса с регистра 29 через группу элементов И 30 поступает гз установочные входы реверсивного счетчика 32.

В исходном состо нии счетный триггер 34 выдает разрешающий потенциал на шину реверсивного счетчика 32 и запрещающий потенциал ьа шину реверса реверсивного счетчика 33.

Поэтому реверсивный счетчик 33 работает на сложение, а реверсивный счетчик 32 - на вычитание при поступлении счетных импульсов- на счетный вход реверсивных счетчиков 32 и 33. Выходной код адреса реверсивного счетчика 33 через группу элементов 2-2И-2ИЛИ 38 поступает на выход формировател 26 адреса считывани . Разрешение на прохождение кода адреса реверсивного счетчика 33 через элемент 2-2И-2ИЛИ 38 выдаетс с единичного выхода счетчика триггера 34.

Когда число в реверсивном счетчике 32 станет равным нулю, срабатывает много- входовый элемент И 35 и выдает сигнал на счетный вход счетного триггера 34. Последний измен ет свое состо ние и выдает разрешающий потенциал на шину реверса реверсивного счетчика 32 и запрещающий на шину реверса реверсивного счетчика 33. Поэтому реверсивный счетчик 32 работает на сложение, а реверсивный счетчик 33 - на вычитание и т.д. при поступлении счетных

импульсов на счетные входы реверсивных счетчиков 32 и 33.

Выходной код адреса реверсивного счетчика 32 через группу элементов 2-2И- 5 2ИЛИ 38 поступает на выход формировател 26 адреса считывани . Разрешение на прохождение кода адреса реверсивного счетчика 32 через элемент 2-2И-2ИЛИ 38 выдаетс с нулевого выхода счетного триг- 10 гера 34.

Блок 27 управлени формирует управл ющий сигнал, синхронизирующий работу всего устройства.

Блок 27 управлени формирует управ- 15 л ющие сигналы из входного напр жени м поэтому частота повторени управл ющих сигналов синхронно измен етс с изменением - УСТОТЬ; входного сигнала.

0Прибор работает следующим образом.

Переменный сигнал Ux после входного блока 1 поступает на элемент 2 фиксации перехода через ноль и измерительный вход аналого-цифрового преобразовател 11. По 5 выходным сигналам элемента 2 фиксации перехода через ноль блок 27 управлени формирует управл ющие сигналы, синхронизирующие работу всего устройства,

С помощью генератора 3 импульсов, де- 0 лител 4, счетчика 5, дешифратора 6, регистра 7 i . формировател 8 интервала записи вырабатываютс сигналы запуска аналого- цифрового преобразовател 11. Частота запуска аналого-цифрового преобразовател 5 11 должна быть оптимальной, т.е. число выборок за период входного сигнала определ етс заданной точностью измерени .

Счетчик 5 подсчитывает число импульсов , которые формируютс генератором 3 0 импульсов и делителем 4 за один период входного сигнала. Дл этого счетчик 5 устанавливаетс в нулевое состо ние сигналом, поступающим с выхода блока 27 управлени , и подсчитывает счетные импульсы, по- 5 ступающие на него за один период входного сигнала. Разрешение на прохождение импульсов на счетчик 5 поступает с выхода блока 27 управлени . Показани счетчика 5 анализируютс дешифратором 6 и при нали- 0 чип управл ющего сигнала на выходе дешифратор 6 выдает сигнал на регистр 7, который в нем запоминаетс . Формирователь 8 интервала записи по состо нию регистра 7 и соответствующим этому состо нию 5 сигналам делител 4 формирует сигналы определенной частоты, которые поступают на вход блока 27 управлени . По этим сигналам блок 27 управлени вырабатывает сигналы, запуска аналого-цифрового преобразовател 11, которые с выхода блока 27 управлени поступают на запуск аналого-цифрового преобразовател 11.

Информаци , преобразованна аналого-цифровым преобразователем 11, поступает поочередно на запоминающие элементы 16 и 17. Разделение этой информации производитс счетным триггером 9, управление которого осуществл етс сигна- лом, поступающим на его счетный вход с выхода блока 27 управлени .

Управл ющий сигнал с нулевого выхода счетного триггера 9 разрешает прохождение кодовой информации с выхода аналого- цифрового преобразовател 11 через группу элементов И 12 на информационный вход запоминающего элемента 16. На информационный вход второго запоминающего элемента 17 кодова информаци с выхода аналого-цифрового преобразовател 11 не поступает, поскольку на группу элементов И 13 поступает запрещающий потенциал с второго выхода счетного триггера 9,

На адресный вход первого запоминающего элемента 16 в это врем поступает код адреса со счетчика 10, который формирует адрес записи, подсчитыва сигналы запуска аналого-цифрового преобразовател 11. Код адреса записи, сформированный счетчиком 10, через группу элементов 2-2И- 2ИЛИ 24 поступает на адресный вход запоминающего элемента 16. Запись информации в запоминающий элемент 16 производитс по сигналу, поступающему с выхода блока 27 управлени , который проходит через элемент И 15 на вход записи запоминающего элемента 16.

В то же врем с запоминающего элемента 17 считываетс информаци , поступивша в него в предыдущем такте. Счетчик 26 адреса считывани из адреса записи, сфбрмированного счетчиком 10 адреса, вырабатывает адрес дл непрерывного считывани информации с запоминающего элемента 17, необходимого дл восстановлени переменного входного сигнала. Адрес считывани сформированный счетчиком 26 адреса считывани через группу элементов 2-2И-2ИЛИ 23, поступает на адресный вход запоминающего элемента 17. По сигналу считывани , поступающему с выхода формировател 25 считывани , информаци с запоминающего элемента 17 через группу элементов 2-2И-2ИЛИ 18 поступает на информационный вход регистра 19. Запись информации в регистр 19 производитс управл ющим сигналом, поступающим с выхода формировател считывани , После восстановлени переменного входного сигнала цифро-аналоговым преобразователем 20 производитс преобразование этрго сигнала преобразовател 21 средне- квадратуческих значений и индикаци результата измерени регистрирующим

блоком 22.

При поступлении второго импульса на счетный вход счетного триггера 9, он измен ет свое состо ние. При этом запись информации производитс в запоминающий

0 элемент 17, а считывание информации производитс с запоминающим элементом 16. В этом случае кодова информаци с выхода аналого-цифрового преобразовател 11 через группу элементов И 13 поступает на инфор5 мационный вход запоминающего элемента 17, поскольку на второй вход группы элементов И 13 поступает разрешающий потенциал с второго выхода счетного триггера 3. Код адреса, сформированный счетчиком

0 10 адреса, через группу элементов 2-2И- 2ИЛИ 23 поступает на адресный вход запоминающего элемента 17. Запись информации в запоминающий элемент 17 производитс по сигналу, поступающему с

5 выхода блока 27 управлени через элемент И 14 на вход записи запоминающего элемента 17.

В это же врем с запоминающего элемента 16 считываетс информаци , поступивша

0 в него в предыдущий такт. Адрес считывани , сформированный счетчиком 26 адреса считывани , через группу элементов 2-2И-2ИЛИ 24 поступает на адресный вход запоминающего элемента 16. По сигналу считывани ,

5 поступающему с выхода формировател 25 считывани информации, с запоминающего элемента 16 через группу элементов 2-2И- 2ИЛИ 18 информаци поступает на информационный вход регистра 19.

Claims

0 Формула изобретени

Измерительный прибор, содержащий входную клемму, аналого-цифровой преобразователь , счетчик, триггер, два регистра, элемент фиксации перехода через ноль, два

5 элемента И, первые входы которых объединены , отличающийс тем, что, с целью повышени точности измерений, в него введены входной блок, генератор импульсов, делитель, блок управлени , дешифратор,

0 формирователь интервала записи, счетный триггер, счетчик адреса, два запоминающих элемента, формирователь адреса считыва- ни две группы элементов И, три группы элементов 2-2И-2ИЛИ, формирователь

5 считывани , цифроаналоговый преобразователь , преобразователь среднеквадрати- ческих значений, усилитель и регистрирующий блок, вход входного блока соединен с входной клеммой, а выход - с первым входом аналого-цифрового преобразовател и входом элемента фиксации перехода через ноль, выход которого соединен с первым входом блока управлени , второй вход которого соединен с выходом формировател интервала записи, первый выход блока управлени соединен с первым входом первого регистра, выход которого соединен с первым входом формировател интервала записи второй вход которого соединен с вторым выходом блока управле- ни , третий выход блока управлени соединен с первым входом дешифратора, второй вход которого соединен с выходом счетчика, а выход дешифратора соединен с вторым входом первого регистра, четвертый выход блока управлени соединен с первым входом формировател адреса считывани , второй вход которого соединен с первым выходом делител и первым входом формировател считывани , второй выход делите- л соединен с первым входом счетчика, третий выход делител соединен с третьим входом формировател интервала записи, четвертый выход делител соединен с вторым входом аналого-цифрового преобразо- вател , выход которого соединен с соответствующими первыми входами первой и второй групп элементов И, вторые входы которых соединены с первым и вторым выходами счетного триггера соответст- венно, к которым подключены также вторые входы первого и второго элементов И, п тый выход блока управлени соединен с третьим входом аналого-цифрового преобразовател и первым входом счетчика адре- са, второй вход которого соединен с шестым выходом блока управлени , а выход счетчика адреса соединен с третьим входом формировател адреса считывани , первыми входами первой и второй групп элементов

2-2И-2ИЛИ, вторые соответствующие входы которых соединены с выходом формировател адреса считывани , выходы первой и второй групп элементов 2-2И-2ИЛИ соответственно соединены с первыми входами первого и второго запоминающих элементов , к вторым входам которых присоединены соответственно выходы первой и второй групп элементов И, к третьим входам запоминающих элементов присоединены соответственно выходы первого и второго элементов И, объединенные входы которых соединены с седьмым выходом блока управлени , восьмой выход которого соединен с входом счетного триггера, выходы запоминающих элементов соответственно соединены с первым и вторым входами третьей группы элементов 2-2И-2ИЛИ, выход которой соединен с первым входом второго регистра , выход которого через цифроэналоговый преобразователь, преобразователь средне- квадратических значений и усилитель соединен с регистрирующим блоком, второй вход второго регистра соединен с первым выходом формировател считывани , второй и третий, четвертый и п тый, шестой и седьмой выходы которого соединены соответственно с третьими и четвертыми входами первой, второй и третьей групп элементов 2-2И-2ИЛИ, восьмой и дев тый выходы формировател считывани соединены соответственно с четвертыми входами первого и второго запоминающих элементов, второй вход формировател считывани соединен с объединенными первыми входами первого и второго элементов И, выход генератора импульсов соединен с входом делител , дев тый и дес тый выходы блока управлени соединены с вторым и третьим входами счетчика.

фцг.1

Вход 0 Адрес

Фиг. 3