SU1660007A1 - Device for jump checking - Google Patents

Description

Изобретение относится к вычислитель2The invention relates to a calculator2

ной технике, предназначено для программно-логического контроля правильности выполнения рабочей программы в цифровых управляющих и информационных системах реального времени и может быть использовано для контроля хода выполнения программ в микропроцессорных АСУ. Цель изобретения - повышение достоверности контроля хода выполнения программы - достигается путем формирования сигнала ошибки, если измеренное время выполнения программы больше расчетного, а также при попытке программы выполнить запрещенный переход. 2 ил.This equipment is designed for software and logic control of the correct execution of the work program in digital control and real-time information systems and can be used to monitor the progress of program execution in microprocessor-based ACS. The purpose of the invention is to increase the reliability of monitoring the progress of the program execution - is achieved by generating an error signal if the measured program execution time is longer than the calculated one, as well as when the program attempts to perform a prohibited transition. 2 Il.

Изобретение относится к вычислительной технике и предназначено для программно-логического контроля правильности выполнения рабочей программы в цифровых управляющих и информационных системах реального времени и может быть использовано для контроля хода выполнения программ в микропроцессорных АСУ.The invention relates to computing and is intended for software and logical control of the correctness of the work program in digital control and real-time information systems and can be used to monitor the progress of programs in microprocessor-based control systems.

Целью изобретения является повышение достоверности контроля хода выполнения программы.The aim of the invention is to increase the reliability of monitoring the progress of the program.

На фиг. 1 представлена схема устройства; на фиг. 2 - схема блока памяти.FIG. 1 shows a diagram of the device; in fig. 2 is a block diagram of memory.

Устройство для контроля переходов (фиг. 1) содержит блок 1 памяти, регистр 2 маски, регистр 3, регистр 4, первый счетчик 5 времени, второй счетчик 6 времени, триггер 7 пуска, блок 8 индикации, дешифратор 9 кодов команд, дешифратор 10 адреса, группу 11.1 - 11.η одновибраторов. группу 12.1 - 12.η элементов И. первый 13, второйThe device for controlling transitions (Fig. 1) contains a memory block 1, a mask register 2, a register 3, a register 4, a first time counter 5, a second time counter 6, a start trigger 7, an indication block 8, a decoder 9 command codes, an decoder 10 address , group 11.1 - 11.η of one-shot. group 12.1 - 12.η elements I. first 13, second

14, третий 15, четвертый 16, пятый 17 элементы И, элемент ИЛИ-НЕ 18. элемент ИЛИ 19, элемент ИЛИ 20, элемент ИЛИ 21, выход 22 устройства, выход 23 устройства, группу 24 входов устройства, группу 25 входов устройства, группу 26 входов устройства с входами разрядов 26.1; 26.2; 26.3; 26.4; 26.5, выход 27 блока 1 памяти, группу 28 выходов регистра 3, группу 29 выходов регистра 4, вход 30 блока 1.14, third 15, fourth 16, fifth 17 elements AND, element OR NOT 18. element OR 19, element OR 20, element OR 21, device output 22, device output 23, device input group 24, device input group 25, group 26 device inputs with inputs of bits 26.1; 26.2; 26.3; 26.4; 26.5, output 27 of block 1 of memory, group 28 of outputs of register 3, group 29 of outputs of register 4, input 30 of block 1.

Блок 1 памяти (фиг. 2) содержит полупостоянные запоминающие элементы 31, группу блоков32.1 -32.η сравнения, первый элемент И 33, второй элемент И 34, элемент ИЛИ 35.Memory block 1 (Fig. 2) contains semi-permanent storage elements 31, a group of blocks 32.1 -32.η comparison, the first element And 33, the second element And 34, the element OR 35.

Назначение основных элементов устройства для контроля переходов состоит в следующем.The purpose of the basic elements of the device for controlling transitions is as follows.

Блок 1 памяти (фиг. 1 и 2) предназначен для проверки правильности (соответствия алгоритму) переходов, выполняемых контролируемой программой. Блок 1 памятиMemory block 1 (Fig. 1 and 2) is designed to verify the correctness (matching algorithm) transitions performed by a controlled program. Memory block 1

IV Ζ000991IV Ζ000991

33

16600071660007

4four

представляет из себя ассоциативное запоминающее устройство, в котором хранятся адреса всех возможных разрешенных переходов.is an associative memory device in which the addresses of all possible allowed transitions are stored.

Регистр 2 маски предназначен для записи и хранения кода числа, логические ”1" в разрядах которого составляют маску, в соответствии с значением которой обнаруживается выполнение перехода в контролируемой программе.Register 2 of the mask is designed to record and store the code of a number, the logical ”1" in the bits of which constitute a mask, according to the value of which the transition is detected in a controlled program.

Код маски определяет длину сегмента (проверяемого участка) программы. Границы маски подвижны, поэтому существует возможность фиксировать абсолютно все переходы.The mask code determines the length of the segment (the area being checked) of the program. The borders of the mask are movable, so it is possible to record absolutely all transitions.

Регистр 3 предназначен для хранения кода числа, образованного по закону кода числа маски.Register 3 is designed to store the code of a number formed according to the law of the mask number code.

Регистр 4 предназначен для хранения и выдачи контрольного кода адреса.Register 4 is intended for storing and issuing an address control code.

Счетчик 5 времени предназначен для контроля минимального времени выполнения сегмента программы.Time counter 5 is designed to monitor the minimum execution time of a program segment.

Счетчик 6 времени предназначен для контроля максимального времени выполнения сегмента программы.The time counter 6 is designed to monitor the maximum execution time of a program segment.

Триггер 7 пуска предназначен для производства сигнала запуска устройства контроля.Trigger trigger 7 is designed to produce a control device trigger signal.

Блок 8 индикации предназначен для регистрации ошибок как по времени выполнения сегмента программы, так при неразрешенном переходе, выполненном контролируемой программой.The display unit 8 is designed to register errors both in terms of the execution time of a program segment, and in the case of an unauthorized transition performed by a controlled program.

Дешифратор 9 кодов команд предназначен для расшифрования сигнала, инициирующего конец сегмента программы.The decoder 9 command codes is designed to decrypt the signal that initiates the end of the program segment.

Дешифратор 10 адреса предназначен для формирования сигналов обращение к программно-доступным счетчикам Биб времени, регистру 2 маски при выставлении микропроцессором (МП) адресов этих элементов устройства на шину адресов.The decoder address 10 is designed to generate signals referring to the program-accessible Bib time counters, register 2 masks when the microprocessor (MP) sets the addresses of these elements of the device to the address bus.

Группа 11.1 - 11.η одновибраторов предназначена для преобразования сигналов, поступающих на их входы, в прямоугольную форму.Group 11.1 - 11.η one-shot is designed to convert the signals at their inputs into a rectangular shape.

Группа 12.1 -1.2.п элементов И предназначена для выработки сигналов записи для регистра 3 по приходу на его входы разряда статусного слова, когда коды маски и адреса текущей команды совпадают.Group 12.1 -1.2.p elements And is designed to generate recording signals for the register 3 by the arrival at its inputs of the discharge of the status word, when the mask codes and addresses of the current command are the same.

Элемент И 13 предназначен для пропуска сигнала тактовой частоты на устройство контроля при наличии запускающего сигнала.Element And 13 is designed to pass the clock signal to the control device in the presence of a trigger signal.

Элемент И 14 предназначен для формирования сигнала, поступающего на счетный вход счетчика 5 времени и фиксирующего производства выборки команды.Element And 14 is designed to generate a signal to the counting input of the counter 5 time and fixing the production of the sample command.

Элемент И 15 предназначен для формирования сигнала, поступающего на счетный вход счетчика 6 времени, при обнулении счетчика 5 времени.Element And 15 is designed to generate a signal to the counting input of the counter 6 time, when resetting the counter 5 time.

Элемент И 16 предназначен для формирования сигнала ошибки при приходе сигнала конца сегмента программы раньше времени, записанного в счетчик 5, т, е. до его обнуления.Element And 16 is designed to generate an error signal when the signal arrives at the end of the program segment ahead of time recorded in counter 5, i.e., before it is reset.

Элемент И 17 предназначен для формирования сигнала о наличии перехода, при наличии сигнала "Ожидание", выдаваемого МП.Element And 17 is designed to generate a signal about the presence of a transition, in the presence of a signal "Waiting", issued by the MP.

Элемент ИЛИ-НЕ 18 предназначен для инверсии сигнала низкого уровня, выставляемого блоком питания в МП системы на входе МЛ "Готов".The element OR NOT 18 is designed to invert the low level signal set by the power supply in the MP system at the input of the ML "Ready".

Элемент ИЛИ 19 предназначен для объединения сигналов ошибок в случае, когда Тмин*· Τι< Тмакс.The element OR 19 is intended for combining error signals in the case when Tmin * · Τι <Tmax.

Элемент ИЛИ 20 предназначен для объединения сигналов ошибок, инициирующих переход или то, что обработка команд сегмента программы произошла не в заданном интервале времени.The element OR 20 is designed to combine the error signals that initiate the transition or that the processing of commands of a program segment did not occur at a specified time interval.

Элемент ИЛИ 21 предназначен для объединения сигналов с выходов одновибраторов 11.1 - 11.п.Element OR 21 is designed to combine signals from the outputs of single-phase 11.1 - 11.p.

Устройство для контроля переходов работает следующим образом.Device for controlling transitions works as follows.

В исходном состоянии счетчики 5 и 6 времени, триггер 7 пуска, регистр 2 маски, регистр 4 контрольной метки и регистр 3 текущей метки обнулены (сброс происходит при подаче питания на микропроцессорное устройство). (Цепи начальной установки не показаны). Контроль в устройстве сводится к одновременному контролю длительности выполнения программы, а также контролю правильности выполнения программой переходов. Программа составляется следующим образом: делится на сегменты, начало каждого временного сегмента обозначается программным обращением к счетчикам 5 и 6 времени, причем в счетчик 5 записывается минимальное время Тмин выполнения временного сегмента программы, а в счетчике 6 времени разница между максимальным и минимальным временем ΔΤ = Тмакс -Тмин конец каждого временного сегмента обозначается специальной командой, например ΝΟΡ - нет операции. Эта команда не должна использоваться для других целей.In the initial state, the counters 5 and 6 of time, trigger 7 start, mask register 2, check mark register 4 and register 3 of the current mark are reset (reset occurs when power is supplied to the microprocessor device). (The circuit of the initial installation is not shown). Control in the device is reduced to the simultaneous control of the duration of the program, as well as monitoring the correctness of the program execution of transitions. The program is composed as follows: it is divided into segments, the beginning of each time segment is indicated by programmatically referring to counters 5 and 6 of time, and the minimum time Tmin of the time segment of the program is recorded in counter 5, and the difference between the maximum and minimum time ΔΤ = Tmax - The term end of each time segment is indicated by a special command, for example, нет - there is no operation. This command should not be used for other purposes.

В устройстве программно-доступ нымиIn the device by software access

блоками являются счетчики 5 и 6 времени иthe blocks are counters 5 and 6 times and

регистр 2 маски, т. е. каждому блоку соответствует свой программно-неизменяемый номер, указываемый в команде обращения.register 2 masks, i.e. each block has its own program-unchangeable number indicated in the address command.

16600071660007

устройство для МП-системы (например, серии К580) является внешним. Связь между устройством и МП-системой происходит через интерфейсную магистраль.The device for the MP system (for example, the K580 series) is external. Communication between the device and the MP-system occurs through the interface trunk.

При программном обращении микропроцессор на шину адреса выставляет код адреса счетчика 5 времени, который поступает на группу 25 адресных входов устройства и по сигналу на входе 26.2 группы 26 входов дешифратора 10 адреса, который является управляющим и идентифицирует сигнал вывода информации из МП на внешнее устройство, разрешит работу дешифратора Юадреса, На шине данных микропроцессором выставлены данные, которые поступают на группу 24 входов устройства и идентифицируют код числа для счетчика 5 времени. По разрешающему сигналу с первого выхода дешифратора 10 адреса код запишется в счетчик 5 времени, а триггер 7 пуска переводится в единичное состояние.When programmed, the microprocessor on the address bus sets the address code of time counter 5, which goes to group 25 of the device’s address inputs and signals 26.2 of group 26 of the inputs of address decoder 10, which controls and identifies the output signal from the MP to an external device, the work of the decoder of the Yuadresa; On the data bus, the microprocessor exposes data that enters the group of 24 device inputs and identifies the code of the number for the time counter 5. According to the enabling signal from the first output of the address decoder 10, the code will be recorded in the counter 5 of time, and the trigger 7 is switched to one state.

Аналогично записи в счетчик 5 времени производится запись временного интервала Т в счетчик 6 времени сигналом с второго выхода дешифратора 10 адреса при программном обращении к счетчику 6 времени.Similarly, the recording in the time counter 5 records the time interval T in the time counter 6 by a signal from the second output of the address decoder 10 when programmed to the time counter 6.

Сигнал на единичном выходе триггера 7 пуска откроет элемент И 13 и разрешит прохождение тактовых импульсов с тактового входа 26.1 группы 26 входов (в данном устройстве используются импульсы тактовой частоты 5ΙΝΟ, которые вырабатываются синхронизирующей логикой внутри МП и которые обозначают начало каждого машинного цикла.The signal at the single trigger start output 7 will open the element And 13 and allow the passage of clock pulses from the clock input 26.1 of the group of 26 inputs (this device uses 5ΙΝΟ clock frequency pulses, which are generated by the synchronization logic inside the MP and mark the beginning of each machine cycle.

Выборка команды требует одного машинного цикла. Данные импульсы будут проходить через открытый элемент И 14 на счетный вход счетчика 5 времени, содержимое которого будет уменьшаться по мере выполнения команд контролируемого сегмента. Когда счетчик 5 времени обнулится, сигнал обратного переноса с его выхода закрывает элементы И 14 и 16, а откроет элемент И 15 по инверсному входу, через который тактовые импульсы будут проходить на счетный вход счетчика 6 времени, содержимое которого уменьшается на единицу с приходом каждого тактового импульса. Сигнал "Конец контроля" формируется на выходе дешифратора 9 кода команд в случае появления на группе 24 входов данных устройства кода команды ΝΟΡ, сопровождающегося управляющим сигналом на входе 26.3 разрешения записи устройства.Sampling a command requires one machine cycle. These pulses will pass through the open element I 14 to the counting input of time counter 5, the contents of which will decrease as the commands of the controlled segment are executed. When the time counter 5 is reset, the reverse transfer signal from its output closes AND elements 14 and 16, and opens AND 15 element at the inverse input through which the clock pulses pass to the counter input of time counter 6, the contents of which are decremented by one with each clock pulse momentum. The “End of Control” signal is generated at the output of the decoder 9 of the command code in the event that a command code ΝΟΡ appears on the group of 24 device data inputs, accompanied by a control signal at the input 26.3 of the recording resolution of the device.

Если дешифратор 9 кода команды обнаружит признак конца временного сегмента раньше, чем обнулится счетчик 5 времени (Что соответствует выполнению сегмента заIf the decoder 9 of the command code detects a sign of the end of the time segment before the counter is reset to 5 times (Which corresponds to the execution of the segment for

время, меньшее Т_Мип). то сигнал "Конец контрол" через открытый элемент И 16, элемент ИЛИ 19 включит блок 8 индикации и через элемент ИЛИ 20 поступит на выход 22 устройства, данный сигнал будет идентифицирован МП как сигнал запроса на "Прерывание", как сигнал ошибки для снятия готовности системы.time less T _M un). then the signal "End of control" through the open element AND 16, the element OR 19 will turn on the display unit 8 and through the element OR 20 will arrive at the output 22 of the device, this signal will be identified by the MP as a request signal for "Interruption" as an error signal for deactivating the system .

Одновременно сигнал "Конец контроля" переводит триггер 7 в нулевое состояние, тем самым прекращается поступление импульсов на устройство.At the same time, the "End of Control" signal places the trigger 7 in the zero state, thereby stopping the flow of pulses to the device.

Если дешифратор 9 кода команды обнаружит конец проверяемого временного сегмента после обнуления счетчика 5 времени и до обнуления счетчика 6 времени (что соответствует выполнению сегмента за время Τι(Τμηη< Τι< Тмакс), то сигнал "Конец контроля" переводит в нулевое состояние триггер 7 пуска, закрывает элемент И 13 и прекращает поступление тактовых импульсов на счетчик бвремени. Так как элемент И 16 в это время закрыт, то сигнал "Конец контроля" не проходит на выход 22 устройства и блок 8 индикации.If the decoder 9 of the command code detects the end of the time segment being checked after resetting the counter 5 times and before resetting the counter 6 times (which corresponds to the execution of the segment in time Τι (Τμηη <ι <Tmax), the "End of Control" signal triggers start 7 trigger , closes the element And 13 and stops the arrival of clock pulses at the time counter.Since the element 16 at this time is closed, the "End of control" signal does not pass to the output 22 of the device and the display unit 8.

Если счетчик 6 обнулится до появления команды ΝΟΡ (что соответствует выполнению программного сегмента за время, большее Тмакс^то сигнал обратного переноса с 'выхода счетчика 6 времени через инверсный вход элемента ИЛИ 19 включит блок 8 индикации, поступит на выход 22 устройства и будет воспринят МП-системой как сигнал ошибки для снятия готовности системы (запрос на "Прерывание").If counter 6 is reset before the command появления appears (which corresponds to the execution of the program segment in a time greater than Tmax, then the reverse transfer signal from the output of counter 6 time through the inverse input of the element OR 19 will turn on the display unit 8, will arrive at the output 22 of the device and will receive the MP -system as an error signal for system readiness (request for "Interrupt").

Одновременно с контролем времени выполнение программ в устройстве осуществляется контроль соответствия алгоритму переходов, выполняемых программой.Simultaneously with the control of time, the execution of programs in the device is controlled by the compliance with the transition algorithm performed by the program.

Программно-доступный регистр 2 маски запишет код команды, лоступаемый с шины данных на группу 24 входов, по приходу сигнала с третьего выхода дешифратора 10 адреса на синхровход данного регистра. Код команды соответствующими разрядами поступает на первые входы соответствующих элементов И группы 12.1 12.η элементов И. Элементы И 12.1 по первому входу будут открыты в случае, если на данном входе присутствует сигнал логической "1", при наличии на входе какого-либо из элементов И 12,1 логического "0" данный элемент И 12.1 будет закрыт. Код адреса с группы 25 входов поступает как на группу входов дешифратора 10 адреса, так и соответствующими разрядами на вторые входы элементов И 12.1 - 12.п, причем, если на один элемент разряд поступает на прямойThe software-accessible register 2 of the mask will write down the command code that is accessed from the data bus to the group of 24 inputs, upon the arrival of a signal from the third output of the decoder 10 of the address to the synchronous input of this register. The command code with the corresponding digits is fed to the first inputs of the corresponding elements AND group 12.1 12.ηη elements I. Elements 12.1 at the first input will be opened if a logical "1" signal is present at this input, if any of the elements is present at the input And 12.1 logical "0" this element And 12.1 will be closed. The address code from the group of 25 inputs enters both the group of inputs of the address decoder 10 and the corresponding bits to the second inputs of the And 12.1 - 12.n elements, moreover, if to one element the discharge enters the direct

77

16600071660007

8eight

второй вход, то код адреса следующей командьфтличзется от кода адреса предыдущей, поэтому код числа, снимаемый с выходов регистра 3, в некоторых разрядах будет другим, данный код поступит на группу 28 входов блока 1 памяти, а изменение потенциалов на 1-х входах регистра 3 позволит 1-му одновибратору по заднему или по переднему фронту сформировать сигнал на выходе элемента ИЛИ 21. Данный сигнал регистрирует, что произошло изменение, т. е. потенциальна ошибка переходов.the second input, then the address code of the next command is from the address code of the previous one, therefore the code of the number taken from the outputs of register 3 will be different in some bits, this code will go to a group of 28 inputs of memory block 1, and the change of potentials at 1 inputs of register 3 will allow the 1st one-shot one-shot along the trailing or leading edge to generate a signal at the output of the element OR 21. This signal records that a change has occurred, that is, a potential transition error.

Проверка правильности перехода происходит в блоке 1 памяти. Код адреса предыдущей команды с группы 29 выходов регистра 4 поступает на первую группу входов блока 1 памяти.Verification of the transition occurs in block 1 of memory. The address code of the previous command from the group of 29 outputs of register 4 is fed to the first group of inputs of memory block 1.

На другой элемент тот же разряд поступает на инверсный второй вход. На третьи входы элементов И 12.1 - 12.η поступает сигнал (пятый бит М1 статусного слова МПсистемы). Таким образом, на выходах элементов И 12.1 — 12,η сигналы будут в наличии по закону маски, т. е. кода числа на выходе регистра 2 маски. Регистр 3 запишет данный код, причем асинхронные триггеры регистра 3 будут хранить биты информации, перекидываясь либо по единичному, либо по нулевому входу, в соответствии с этим сигналы логических "1" будут как на прямых, так и на инверсных выходах регистра 3. Получаемый код запишется в регистр 4 (в качестве синхросигнала можно использовать инвертированный сигнал низкого уровня на линии ГОТОВ МП, который устанавливается после того, как микропроцессор отсылает адрес к памяти, а память выставляет запрос ОЖИДАНИЕ), т. е. синхросигнал поступает на группу 26 входов на вход 26,4 и через инвертор ИЛ И-НЕ 18 поступает на вход регистра 4.On the other element the same digit is fed to the inverse of the second input. The third inputs of the elements And 12.1 - 12.η receives a signal (the fifth bit M1 of the status word of the MP system). Thus, at the outputs of the elements And 12.1 - 12, η signals will be available according to the mask law, i.e. the code of the number at the output of the register 2 masks. Register 3 will write this code, and asynchronous triggers of register 3 will store the information bits, throwing either single or zero input, in accordance with this, logical "1" signals will be on both direct and inverse outputs of register 3. The resulting code written in register 4 (as a sync signal, you can use an inverted low-level signal on the line READY MP, which is set after the microprocessor sends the address to the memory, and the memory issues a WAIT request), i.e. the sync signal comes and the group 26 of inputs to the input 26.4 and IL through inverter 18 and NAND input to the register 4.

Код адреса текущей команды с группы 28 выходов регистра 3 поступает на группу адресных входов полупостоянных элементов памяти 31 (фиг. 2), откуда считываются коды адресов команд, инициирующие куда, согласно алгоритма, может произойти переход от предыдущей команды, эти коды поступают на первые группы входов блоков 32.1 - 32.п сравнения. На вторые группы входов которых поступает код адреса предыдущей команды. Если код адреса текущей команды совпадает с 1-м контрольным кодом адреса, разрешенным алгоритмом, то на выходе блока 32.1 сравнения появится сигнал, поступающий на 1-й вход элемента ИЛИ 35. с выхода которого сигнал проходит через И 34, открытый по второму входу сигналом с входа 30 блока 1 памяти. ДанныйThe address code of the current command from a group of 28 outputs of the register 3 is sent to a group of address inputs of semi-permanent memory elements 31 (FIG. 2), from which command address codes are read, initiating where, according to the algorithm, a transition from the previous command can occur, these codes go to the first groups inputs of blocks 32.1 - 32.p comparison. The second group of inputs which receives the address code of the previous command. If the address code of the current command matches the 1st address control code allowed by the algorithm, then at the output of the comparison block 32.1 a signal appears that arrives at the 1st input of the OR 35 element. From the output of which the signal passes through AND 34 opened by the second input by the signal from input 30 of block 1 of memory. The

сигнал формируется на выходе элемента И 17, когда по первому входу он открывается сигналом "Ожидание" (данным сигналом микропроцессор подтверждает запрос памяти на ожидание), а на второй вход поступает сигнал "Потенциальная ошибка в переходе" с выхода элемента ИЛИ 21. Сигнал с выхода элемента И 34 поступает на выход 23 устройства (данный сигнал может служить управляющим сигналом для МП "Конец ожидания").the signal is formed at the output of the element And 17, when the first input opens it with the "Waiting" signal (with this signal, the microprocessor confirms the memory request for waiting), and the second input receives the signal "Potential error in the transition" from the output of the element OR 21. The output signal element And 34 enters the output 23 of the device (this signal can serve as a control signal for the MP "End of Wait").

В случае, когда на выходе элемента ИЛИ 35 присутствует сигнал логического "0", что свидетельствует о том, что сравнение кодов адресов не произошло и происшедший переход запрещенный, то логический "0” поступает на инверсный вход элемента И 33, открытый по второму входу сигналом "Ожидание" с выхода 30 блока 1 памяти. С выхода элемента И 33 сигнал ошибки поступает на блок 8 индикации и на выход 22 устройства, который может инициироваться микропроцессором как сигнал на запрос "Прерывание".In the case when the logical element "0" signal is present at the output of the element OR 35, which indicates that the comparison of the address codes did not occur and the transition that took place is prohibited, then the logical "0" goes to the inverse input of the AND 33 element opened by the second input by the signal “Waiting” from the output 30 of the memory block 1. From the output of the And 33 element, an error signal is sent to the display unit 8 and to the output 22 of the device, which can be initiated by the microprocessor as a signal to the “Interrupt” request.

Таким образом, устройство выдает сигнал ошибки, если измеренное время выполнения программы больше расчетного, а также при попытке программы выполнить запрещенный переход.Thus, the device generates an error signal if the measured time of program execution is more than the calculated one, as well as when the program attempts to perform a prohibited transition.

Claims (1)

Формула изобретенияClaim Устройство для контроля переходов, содержащее блок памяти, первый и второй регистры, первый и второй счетчики времени, триггер, блок индикации, первый и второй дешифраторы, первый, второй, третий и четвертый элементы И, первый и второй элементы ИЛИ, причем первый выход блока памяти соединен с первым входом блока индикации и первым входом первого элемента ИЛИ, выход которого является выходом ошибки устройства, второй выход блока памяти является выходом правильности выполнения перехода, информационный выход первого регистра соединен с адресным входом блока памяти и с информационным входом второго регистра, выход которого соединен с информационным входом блока памяти, выход переполнения первого счетчика времени соединен с первыми входами первого и второго элементов И и с инверсным входом третьего элемента И, выход которого соединен со счетным входом второго счетчика времени, выход переполнения которого соединен с инверсным входом второго элемента ИЛИ, выход которого соединен с вторыми входами первого элемента ИЛИ и блока индикации, прямой выход трйггера соединен с первым входом четвертого элементаDevice for controlling transitions containing a memory block, first and second registers, first and second time counters, trigger, display unit, first and second decoders, first, second, third and fourth elements AND, first and second elements OR, with the first output of the block memory is connected to the first input of the display unit and the first input of the first element OR, the output of which is the output of the device error, the second output of the memory block is the output of the correct execution of the transition, the information output of the first register is connected to the input of the memory block and the information input of the second register, the output of which is connected to the information input of the memory block, the output of the overflow of the first time counter is connected to the first inputs of the first and second And elements and to the inverse input of the third And element, the output of which is connected to the counting input of the second counter time, the overflow output of which is connected to the inverse input of the second OR element, the output of which is connected to the second inputs of the first OR element and the display unit, the direct output of the trigger is connected to the first the input of the fourth element 99 16600071660007 10ten И, выход которого соединен с прямым входом третьего элемента И и вторым входом первого элемента И, выход которого соединен со счетным входом первого счетчика времени, выход первого дешифратора соединен с нулевым входом триггера и с вторым входом второго элемента И, выход которого соединен с прямым входом второго элемента ИЛИ, первый выход второго дешифратора соединен с единичным входом триггера и входом записи первого счетчика времени, второй выход второго дешифратора соединен с входом записи второго счетчика времени, тактовый вход устройства соединен с вторым входом четвертого элемента И, входы признаков команды и операнда устройства соединены с тактовыми входами соответственно первого и второго дешифраторов, группа информационных входов устройства соединена с входами первого дешифратора и первого и второго счетчиков времени, группа адресных входов устройства соединена с входами второго дешифратора, отличающе ес я тем, что, с целью повышения достоверности контроля, в устройство введены регистр маски, группа одновибраторов, группа элементов И, пятый элемент И, элемент ИЛИ-НЕ, третий элемент ИЛИ, причем выход каждого Ι-го разряда регистра маски (где I -* Т, п, а η - количество разрядов регистра маски) соединены с первыми прямыми входами (21-1}-го и 21-го элементов ИAnd, the output of which is connected to the direct input of the third element And and the second input of the first element And, the output of which is connected to the counting input of the first time counter, the output of the first decoder is connected to the zero input of the trigger and the second input of the second element And whose output is connected to the direct input The second element OR, the first output of the second decoder is connected to the single trigger input and the recording input of the first time counter, the second output of the second decoder is connected to the recording input of the second time counter, the clock input device The data is connected to the second input of the fourth element I, the inputs of the command attributes and the device operand are connected to the clock inputs of the first and second decoders respectively, the group of information inputs of the device are connected to the inputs of the first decoder and the first and second time counters, the group of address inputs of the device is connected to the inputs of the second decoder , distinguished by the fact that, in order to increase the reliability of the control, the mask register, the group of single-vibrators, the group of elements I, the fifth element I, and the element are entered into the device t OR-NOT, the third element OR, and the output of each Ι-th digit of the mask register (where I is * T, n, and η is the number of bits of the mask register) are connected to the first direct inputs (21-1} -th and 21- th elements 5 группы, выходы (21-1}-го и 21-го элементов И группы соединены соответственно с единичным и нулевым входами Ι-го разряда первого регистра, прямой и нулевой выходы каждого разряда первого регистра через со10 ответствующий одковибратор группы соединены с соответствующим входом третьего элемента ИЛИ, выход которого соединен с первым входом пятого элемента И, вход признака ожидания устройства соединен с5 groups, outputs (21-1} th and 21st elements AND groups are connected respectively to the single and zero inputs of the Ι-th digit of the first register, direct and zero outputs of each digit of the first register through co10 corresponding group decoder are connected to the corresponding third input the OR element, the output of which is connected to the first input of the fifth element AND, the input of the device idle indication is connected to 15 вторым входом пятого элемента И, выход которого соединен с входом обращения блока памяти, вход признака готовности устройства через элемент ИЛИ-НЕ соединен с тактовым входом второго регистра, группа15 the second input of the fifth element And, the output of which is connected to the input of the circulation of the memory block, the input of the sign of readiness of the device through the element OR NOT connected to the clock input of the second register, group 20 информационных входов устройства соединена с информационным входом регистра маски, каждый ϊ-й адресный вход устройства соединен с вторым прямым и инверсным входами (2ϊ-1)-γο и 21-го элемента И группы, вход20 information inputs of the device are connected to the information input of the mask register, each ϊ-th address input of the device is connected to the second direct and inverse inputs (2ϊ-1) -γο and the 21st element AND group, the input 25 признака команды устройства соединен с третьим прямым входом элементов И (21-1) и вторым прямым входом элемента 21 группы, третий выход второго дешифратора соединен с тактовым входом регистра маски.25, the command of the device is connected to the third direct input of the elements I (21-1) and the second direct input of the element 21 of the group, the third output of the second decoder is connected to the clock input of the mask register. Фиг. 1 ·FIG. one · 16600071660007 Фиг.22