SU1658181A1 - Logic image processor - Google Patents
Logic image processor Download PDFInfo
- Publication number
- SU1658181A1 SU1658181A1 SU884619003A SU4619003A SU1658181A1 SU 1658181 A1 SU1658181 A1 SU 1658181A1 SU 884619003 A SU884619003 A SU 884619003A SU 4619003 A SU4619003 A SU 4619003A SU 1658181 A1 SU1658181 A1 SU 1658181A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- inputs
- optical
- outputs
- converters
- elements
- Prior art date
Links
Landscapes
- Solid State Image Pick-Up Elements (AREA)
Abstract
Изобретение относитс к автоматике и вычислительной технике и предназначено дл построени матричных процессов. Цель изобретени - повышение быстродействи устройства. Устройство содержит матрицу оптических преобразователей, каждый из которых состоит из идентичных чеек, имеющих три биспин-элемента, два оптоэлект- ронных затвора, два светоизлучател , три резистора. Благодар матричной организации и многоканальности обеспечиваетс не только высокое быстродействие, но и функ циональна гибкость устройства. 1 з.п. ф- лы, 2 ил.The invention relates to automation and computing, and is intended to construct matrix processes. The purpose of the invention is to increase the speed of the device. The device contains a matrix of optical transducers, each of which consists of identical cells having three bispin elements, two optoelectronic gates, two light emitters, and three resistors. Due to the matrix organization and multi-channel, not only high speed is provided, but also the flexibility of the device is functional. 1 hp f-ly, 2 ill.
Description
Изобретение относитс к автоматике и вычислительной технике и может быть использовано в различных оптоэлектронных схемах параллельной обработки изображений , при построении матричных процессов дл вычислени логических функций бинарных изображений методами клеточной логики .The invention relates to automation and computing and can be used in various optoelectronic parallel image processing circuits, in constructing matrix processes for calculating the logical functions of binary images using cellular logic methods.
Целью изобретени вл ютс повышение быстродействи устройства.The aim of the invention is to increase the speed of the device.
На фиг. 1 приведена обща структурна схема устройства, схематически раскрыта реализаци оптического преобразовател устройства; на фиг, 2 - временные диаграммы подачи управл ющих сигналов на входы устройства, по сн ющие сущность его работы .FIG. 1 shows the general structural scheme of the device, schematically disclosed the implementation of the optical converter device; FIG. 2 shows time diagrams of supplying control signals to the device inputs explaining the essence of its operation.
Устройство содержит матрицу 1 (mxn) оптических преобразователей, оптические входы и выходы которых образуют соответственно внешние оптические информационный вход 2 и выход 3 устройства, кажда чейка матрицы содержит первый 4, второй 5 и третий 6 биспин-элементы, омические выводы питани которых соединены с шиной 7 питани , запирающий вывод первого биспин-прибора 4 соединен с первым электродом первого оптоэлектронного затвора 8 и через резистор нагоузки с нулевой шиной, второй электрод первого оптоэлектронного затвора соединен с первым управл ющим электрическим входом чейки, оптический вход первого биспин-элемента 4 соединен с оптическим входом данной чейки, контакт подложки первого биспин-элемента остаетс свободным, оптический вход первого оптоэлектронного затвора 8 соединен с первым управл ющим оптическим входом чейки, а его оптический выход соединен с оптическим входом второго биспин-элемента 5, контакт подложки которого соединен с вторым электрическим входом чейки, а запирающий контакт соединен с первыми эле1стрическими выводами первого светоизлучател (светодиода) 9 и второго оптоэлек- трического затвора 10, второй вывод светоизлучател 9 через резистор нагрузки и второй вывод оптоэлектронного затвора 10 соединены с нулевой шиной, оптический выход светоизлучател 9 соединен с оптичесоThe device contains a matrix of 1 (mxn) optical converters, the optical inputs and outputs of which form, respectively, external optical information input 2 and output 3 of the device, each matrix cell contains the first 4, second 5 and third 6 bis-elements, whose ohmic power leads are connected to the bus 7 powering, locking the output of the first bispan device 4 is connected to the first electrode of the first optoelectronic gate 8 and through the zero busbar mogut resistor; the second electrode of the first optoelectronic gate is connected to the first control unit the auxiliary electrical input of the cell, the optical input of the first bispin element 4 is connected to the optical input of the cell, the contact of the substrate of the first bispin element remains free, the optical input of the first optoelectronic gate 8 is connected to the first control optical input of the cell, and its optical output is connected to the optical input of the second bispan-element 5, the contact of the substrate of which is connected to the second electrical input of the cell, and the locking contact is connected to the first electrical terminals of the first light emitter (light odioda) 9 and an insulating optoelectronics second shutter 10, the second terminal of the light emitter 9 via a load resistor and a second terminal connected to the optoelectronic shutter 10 with a zero bus, an optical output coupled to the light emitter 9 opticheso
СWITH
о елabout ate
00 0000 00
ским входом второго биспин-элемента 5, оптический вход второго оптоэлектронного затвора 10 соединен с вторым управл ющим оптическим входом чейки, а оптический выход второго оптоэлектронного затвора 10 соединен с оптическим входом третьего биспин-элемента 6, контакт подложки которого соединен с третьим управл ющим электрическим входом данной чейки, запирающий контакт - с первым электрическим выводом второго светоизлу- чател 11. второй электрический вывод которого через резистор нагрузки соединен с нулевой шиной, а оптический выход второго светодиода соединен с оптическим входом третьего биспин-элемента 6 и оптическим выходом 3 данной чейки, все первые, вторые и третьи электрические входы каждой чейки матрицы соединены соответственно вместе и образуют первый 12, второй 13 и третий 14 электрические входы устройства, первый и второй оптические входы каждой чейки матрицы соединены соответственно с первым 15 и вторым 16 оптическими управл ющими входами устройства.The primary input of the second bispin element 5, the optical input of the second optoelectronic shutter 10 is connected to the second control optical input of the cell, and the optical output of the second optoelectronic shutter 10 is connected to the optical input of the third bispin element 6, the substrate contact of which is connected to the third control electrical input of this cell, the closing contact is with the first electrical output of the second light radiator 11. A second electrical output of which is connected to the zero bus through a load resistor, and the optical output is The first LED is connected to the optical input of the third bispin-element 6 and the optical output 3 of this cell, all the first, second and third electrical inputs of each cell of the matrix are connected together together and form the first 12, second 13 and third 14 electrical inputs of the device, the first and second optical the inputs of each cell of the matrix are connected respectively to the first 15 and second 16 optical control inputs of the device.
На фиг. 2 приведены временные диаграммы подачи управл ющих сигналов на управл ющие входы 12-16, а также на оптический вход 2 устройства.FIG. Figure 2 shows the timing diagrams of the supply of control signals to the control inputs 12-16, as well as to the optical input 2 of the device.
Устройство работает следующим образом. . Вычисл ема логическа функци f(XiХп) входных изображений формируетс по правилу f VTj, где: Tj XL.. XkXk+i...Yj, j-й терм изображени , составленный из произведени пр мых X либо инверсных X изображений; YJ - настроечное изображение разрешени j-ro терма в данной логической операции.The device works as follows. . The computed logical function f (XiXp) of the input images is formed according to the rule f VTj, where: Tj XL .. XkXk + i ... Yj, the j-th image term composed of the product of direct X or inverse X images; YJ is the adjustment image of the resolution of the j-ro term in this logical operation.
Каждый Н терм формируетс по правилуEach H term is formed according to the rule.
Tj Xi... XkXk-н... XnYj Xi Xk + Yj + Xic-n...Tj Xi ... XkXk-n ... XnYj Xi Xk + Yj + Xic-n ...
Таким образом, подава входные оптические сигналы текущих изображений X на оптические входы 2 оптических преобраэо- вателей матрицы, совпадающих с оптическими входами первых биспин-зпементов 4 на запирающем контакте, а следовательно, и на первом электроде первого оптоэлектронного затвора 8, получают напр жение питани в случае, если на оптический вход 2 поступает единичный сигнал.Thus, by supplying the input optical signals of the current images X to the optical inputs 2 of the optical converters of the array, which coincide with the optical inputs of the first bipinn-samples 4 at the locking contact, and consequently, at the first electrode of the first optoelectronic gate 8, the power supply voltage If the optical input 2 receives a single signal.
Если на входе 12 есть напр жение и по оптическому входу 2 присутствует оптический сигнал, то сопротивление первого биспин-элемента 4 падает, а значение первого ограничител резистора подбираетс так, что питание на верхнем электроде затвора 8 равн етс питанию управл ющего входа 12. В этом случае параллельного светового потока с входа 15. Если же на входе 12 нетIf the input 12 has a voltage and an optical signal is present via the optical input 2, then the resistance of the first bispin-element 4 drops, and the value of the first resistor limiter is selected so that the power at the top electrode of the gate 8 equals the power of the control input 12. In this a case of parallel luminous flux from the input 15. If there is no input 12
оптического сигнала, то разность потенциалов между электродами затвора 8 достаточна дл закрыта затвора 8. Поэтому, если на входе 12 есть питание, то перва цепь чейки используетс как оптический повторитель . Аналогично, если на входе 12 питани нет, то в этом случае данна цепь используетс как оптический инвертор. Фактически данный срез (первый биспин-элемент 4 иan optical signal, then the potential difference between the electrodes of the gate 8 is sufficient for the gate 8 being closed. Therefore, if there is power at the input 12, then the first cell circuit is used as an optical repeater. Similarly, if there is no power at input 12, then this circuit is used as an optical inverter. In fact, this cut (first bispin-element 4 and
0 затвор 8) по всем чейкам матрицы представл ет собой оптический повторитель-инвертор с сигнальным оптическим входом 15 и управл ющим оптическим 2 и электрическим 12 входами.0 gate 8) in all cells of the array is an optical repeater-inverter with a signal optical input 15 and control optical 2 and electric 12 inputs.
5Второй биспин-элемент 5 каждой чейки за счет наличи обратной оптической св зи от светодиода 9 служит дл накоплени матрицы устройства. Инверси значени логической суммы пр мых и инверсных изо0 бражений и настроечного изображени в логическое произведение соответствующих инверсных изображений (терм) достигаетс на выходе второго затвора 10, так как если на верхнем электроде данного затвора при5 сутствовал потенциал 1, сформированный дизьюнкцией оптических сигналов текущих операндов (пр мых, настроечных и инверсных ), то световой сигнал с входа 16 от источника плоскопараллельного светового5 The second bispin element 5 of each cell, due to the presence of optical feedback from the LED 9, serves to accumulate the array of the device. The inversion of the logical sum of the direct and inverse images and the adjusting image into the logical product of the corresponding inverse images (term) is reached at the output of the second gate 10, since if the top electrode of this gate had a potential 1 formed by disjoint the optical signals of the current operands ( light, tuning and inverse), then the light signal from the input 16 from the source of the plane-parallel light
0 потока не пройдет через данный затвор, и наоборот, если на верхнем электроде второго затвора питани нет, то данный затвор становитс прозрачным дл прохождени оптического сигнала источника от входа 16.0, the flow does not pass through this gate, and vice versa, if there is no power supply on the upper electrode of the second gate, this gate becomes transparent for the optical signal from the source 16 to pass.
5Третий биспин-элемент 6 за счет обратной оптической св зи светодиода 11 осуществл ет формирование логической суммы значений сформированных термов. После того, как все термы сформированы, резуль0 тат считывани на оптическом выходе вто- рого светодиода 11, но в процессе формировани с выхода этого светодиода возможно считывание и промежуточных результатов , формирование которых не требу5 ет значений всех возможных термов, а формирование остальных на результате, дальнейшей обработки не сказываетс .5 The third bispan-element 6, due to the reverse optical communication of the LED 11, generates a logical sum of the values of the generated terms. After all terms are formed, the result of reading at the optical output of the second LED 11, but in the process of forming from the output of this LED, it is possible to read intermediate results, the formation of which does not require the values of all possible terms, no further processing is affected.
Сброс второго 5 и третьего 6 биспин- элементов необходим соответственно дл A reset of the second 5 and third 6 bis-elements is necessary, respectively, for
0 формировани значени нового терма или новой логической функции. Это достигаетс подачей соответствующих управл ющих сигналов на управл ющие входы 13 и 14 устройства, как показано на фиг. 2 (последо5 вательность формировани и согласование этих сигналов во времени).0 forming the value of a new term or a new logical function. This is achieved by supplying the appropriate control signals to the control inputs 13 and 14 of the device, as shown in FIG. 2 (the sequence of formation and coordination of these signals in time).
На фиг. 2 приведены временные диаграммы формировани четырех термов изображений дл двух операндов Х и Хг по каждому из входов устройства. АналогичноFIG. Figure 2 shows timing diagrams for the formation of four image terms for two operands X and Xg for each of the device inputs. Similarly
производитс формирование термов дл большего числа информационных операндов .term formation is performed for a larger number of information operands.
Claims (2)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU884619003A SU1658181A1 (en) | 1988-12-13 | 1988-12-13 | Logic image processor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU884619003A SU1658181A1 (en) | 1988-12-13 | 1988-12-13 | Logic image processor |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1658181A1 true SU1658181A1 (en) | 1991-06-23 |
Family
ID=21414604
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU884619003A SU1658181A1 (en) | 1988-12-13 | 1988-12-13 | Logic image processor |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1658181A1 (en) |
-
1988
- 1988-12-13 SU SU884619003A patent/SU1658181A1/en active
Non-Patent Citations (1)
Title |
---|
Авторское свидетельство СССР № 1492968, кл. G 06 К 9/00, 1986. Морозов В.Н. Оптоэлектронные матричные процессоры - М.: Наука. 1986. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
EP0274236A3 (en) | Photoelectric converting apparatus | |
EP0468669B1 (en) | Optical shift register | |
EP0415616B1 (en) | Single-ended optical logic arrangement | |
SU1658181A1 (en) | Logic image processor | |
US3050633A (en) | Logic network | |
JPS6237812B2 (en) | ||
SU1317663A1 (en) | Optronic code converter | |
JP2723960B2 (en) | Optical logic operation system | |
JP2721475B2 (en) | Complementary optical wiring circuit | |
US3112403A (en) | Electroluminescent information processing circuit | |
SU1711201A1 (en) | Image logical processing unit | |
US3764812A (en) | Address selection system | |
SU691889A1 (en) | Optoelectronic adder cell | |
SU1089594A1 (en) | Multiplying-dividing optronic device | |
SU1213477A1 (en) | Optronic modulo p adder | |
SU1619291A1 (en) | Device for processing images | |
SU1527670A1 (en) | Method of recording image | |
SU809178A1 (en) | Optical electronic adder cell | |
SU1432768A1 (en) | Optronic module | |
SU972524A1 (en) | Amplitude discriminator | |
SU807271A1 (en) | Multifunction logic module | |
SU1444840A1 (en) | Device for reading optical signals | |
SU980286A1 (en) | Current change-over switch | |
SU1645974A1 (en) | Logic image processing device | |
SU1668984A1 (en) | Device for logical image processing |