SU1598149A1 - Multichannel analog signal commutator - Google Patents
Multichannel analog signal commutator Download PDFInfo
- Publication number
- SU1598149A1 SU1598149A1 SU884600195A SU4600195A SU1598149A1 SU 1598149 A1 SU1598149 A1 SU 1598149A1 SU 884600195 A SU884600195 A SU 884600195A SU 4600195 A SU4600195 A SU 4600195A SU 1598149 A1 SU1598149 A1 SU 1598149A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- output
- register
- outputs
- switch
- Prior art date
Links
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
Изобретение относитс к автоматике и измерительной технике и может быть использовано в составе устройств ввода аналоговой информации в ЭВМ. Целью изобретени вл етс повышение надежности коммутатора. Цель достигаемое за счет организации контрол неисправностей входных ключей. Коммутатор содержит входные ключи 1, дешифратор 2 каналов, входные резисторы 3, блок 4 тестировани и восстановлени , первый 5 и второй 6 дополнительные ключи, ЦАП 7, резистор 8 второго дополнительного ключа и АЦП 9. Коммутатор работает в двух режимах: тестировани и восстановлени , алгоритмы которых задаютс блоком 4. Отказы входных ключей типа "залипание" и "некоммутаци " контролируютс путем подачи различных уровней напр жени с выхода ЦАП 7 через ключ 5 на аналоговый выход коммутатора и анализа с помощью АЦП 9 блоком 4 кодов получающихс при этом выходных напр жений. При отказах типа "залипание" части входных ключей 1 истинное значение напр жений, наход щихс на исправных входных ключах 1, восстанавливаетс путем компенсации напр жени , приход щего с отказавшего канала, напр жением с выхода ЦАП 7. Алгоритм работы коммутатора, включающий тестирование и при необходимости восстановление, выполн етс автоматически перед коммутацией требуемого входного ключа 1. По результатам тестировани и восстановлени коммутатором выдаютс сигналы готовности или неисправности. 1 з.п.ф-лы, 2 ил.The invention relates to automation and measurement technology and can be used as part of input devices for analog information in a computer. The aim of the invention is to increase the reliability of the switch. The goal is achieved by organizing control of input key faults. The switch contains input keys 1, a decoder for 2 channels, input resistors 3, unit 4 for testing and restoring, first 5 and second 6 additional keys, DAC 7, resistor 8 for the second additional key and ADC 9. The switch works in two modes: testing and restoring, the algorithms of which are set by block 4. Failures of the "sticking" and "non-switching" input keys are monitored by applying different voltage levels from the output of the DAC 7 through the key 5 to the analog output of the switch and analyzing with the help of ADC 9 by block 4 of the codes received for this m output voltages. In case of sticking failures of the input keys 1, the true value of the voltages on the valid input keys 1 is restored by compensating the voltage coming from the failed channel with the voltage from the output of the DAC 7. The switch operation algorithm, including testing the need for recovery is performed automatically before the switching of the required input key 1. By the results of testing and recovery, the switch issues readiness or malfunction signals. 1 hp ff, 2 ill.
Description
Фив.1Thebes 1
пр жени с выхода ЦАП 7 через ключ 5 на аналоговый выход коммутатора и анализа с помощью АЦП 9 блоком 4 кодов получающихс при этом выходных напр жений. При отказах типа залипание части входных ключей 1 истинное значение напр жений, наход щихс на исправных входных ключах 1, восстанавливаетс путем компенсации напр жени , приход щего с отказавшегоthe voltage from the output of the DAC 7 through the key 5 to the analog output of the switch and analysis using the A / D converter 9 by the block 4 of the codes of the resulting output voltages. In case of failures of the type sticking of the input keys 1, the true value of the voltages on the valid input keys 1 is restored by compensating the voltage coming from the failed
канала, напр жением с выхода ЦАП 7. Алгоритм работы коммутатора, включающий тестирование и при необходимости восстановление, выполн етс автоматически перед коммутацией требуемого входного ключа 1. По результатам тестировани и восстановлени коммутатором выдаютс сигналы готовности или неисправности. 1 з.п. ф-лы, 2 ил.channel voltage from the output of the DAC 7. The switch operation algorithm, which includes testing and, if necessary, restoring, is performed automatically before switching the required input key 1. The test results in the switch and readout signals readiness or malfunctions. 1 hp f-ly, 2 ill.
Изобретение относитс к автоматике и измерительной технике и может быть использовано в составе устройств ввода аналоговой информации в ЭВМ.The invention relates to automation and measurement technology and can be used as part of input devices for analog information in a computer.
Целью изобретени вл етс повыше- ние надежности коммутатора за счет организации контрол неисправностей входных ключей.The aim of the invention is to increase the reliability of the switch by organizing monitoring of input key failures.
На фиг. 1 представлена структурна схема многоканального коммутатора: на фиг, 2 - схема блока тестировани и восста.- новлени .FIG. Figure 1 shows a block diagram of a multi-channel switch: FIG. 2 shows a block diagram of testing and restoring an innovation.
Устройство (фиг, 1) содержит входные ключи 1, дешифратор 2 каналов, входные резисторы 3, блок 4 тестировани и восста- новлени , первый 5 и второй 6 дополнительные ключи, цифроаналоговый преобразователь 7, резистор 8 второго дополнительного ключа и аналого-цифровой преобразователь 9.The device (FIG. 1) contains input switches 1, a decoder for 2 channels, input resistors 3, unit 4 for testing and reconstructing, the first 5 and second 6 additional keys, the digital-to-analog converter 7, the resistor 8 of the second additional key and analog-to-digital converter 9 .
Блок тестировани и восстановлени (фиг. 2) содержит блок 10 пам ти, двоичный счетчик 11, тактовый генератор 12, первый 13, второй 14, третий 15 и четвертый 16 триггеры, первый 17, второй 18, третий 19, четвертый 20, п тый 21 и шестой 22 регистры , гтервый 23, второй 24, третий 25, четвертый 26, п тый 27, шестой 28, седьмой 29 и восьмой 30 элементы задержки, первый 31, второй 32 и третий 33 элементы И, первый 34 и второй 35 элементы ИЛИ, арифметико- логическое устройство 36 (АЛУ), блок 37 сравнени и формирователь 38 импульсов; Аналоговые входы входных ключей 1 соединены с первыми выводами входных рези- сторов 3, вторые выводы которых вл ютс входами устройства. Управл ющие входы входных ключей 1 подключены к соответствующим выходам дешифратора 2 каналов, а выходы входных ключей 1 соединены с ана- логовым входом первого дополнительного ключа 5, выходь с первого по четвертый блока 4 тестировани и восстановлени соединены соответственно с входом разреше- ни работы дешифратора 2 каналов, управл ющим бходом первого 5 дополнительного ключа, управл ющим входом второго 6 дополнительного ключа и входом пуска преобразовани аналого-цифрового преобразовател 9, п тый и шестой выходы блока 4 тестировани и восстановлени вл ютс соответственно выходами готовности и неисправности коммутатора, вход пуска блока тестировани и восстановлени вл етс входом пуска устройства, перва и втора группы выходов блока 4 тестировани и восстановлени соединены соответственно с адресными входами дешифратора каналов и с информационными входами цифроаналогового преобразовател 7, перва группа входов блока тестировани и восстановлени соединена с кодовым выходом аналого-цифрового преобразовател 9, втора группа входов блока тестиробани и восстановлени вл етс адресным входом устройства, выход первого дополнительного ключа 5 вл етс аналоговым выходом устройства и соединен с выходом второго 6 дополнительного ключа и аналоговым входом аналого-цифрового преобразовател 9, выход цифроаналогового преобразовател 7 соединен с первым выводом резистора 8, второй вывод которого соединен с аналоговым входом второго дополнительного ключа бГруппы выходов с первой по третью блока 10 (соответственно номера шин 1,19 и 22 на фиг. 2) соединены соответственно с входами данных шестого регистра 22, входами данных параллельной загрузки двоичного счетчика 11 и входами данных второго регистра 18, выходы с первого по двадцать п тый блока 10 пам ти соединены соответственно с входом седьмого элемента 29 задержки, входом разрешени чтени шестого регистра 22, входом тактировани п того регистра 2 Т, входом разрешени чтени п того регистра 21, тактовым входом четвертого регистра 20, входом разрешени чтени четвертого регистра 20, тактовым входом третьего регистра 19, входом разрешени чтени третьего регистра 19, первымThe testing and restoring unit (Fig. 2) contains a memory block 10, a binary counter 11, a clock generator 12, the first 13, the second 14, the third 15 and the fourth 16 triggers, the first 17, the second 18, the third 19, the fourth 20, and the fifth 21 and sixth 22 registers, first 23, second 24, third 25, fourth 26, fifth 27, sixth 28, seventh 29 and eighth 30 delay elements, first 31, second 32 and third 33 And elements, first 34 and second 35 elements OR, arithmetic logic unit 36 (ALU), comparison unit 37 and pulse generator 38; The analog inputs of the input keys 1 are connected to the first terminals of the input resistors 3, the second terminals of which are the inputs of the device. The control inputs of the input keys 1 are connected to the corresponding outputs of the decoder 2 channels, and the outputs of the input keys 1 are connected to the analog input of the first auxiliary key 5, the output from the first to the fourth unit 4 testing and restoring is connected respectively to the enable input of the decoder 2 the channels controlling the bypass of the first 5 auxiliary key, the control input of the second 6 auxiliary key and the start input of the analog-digital converter conversion 9, the fifth and sixth outputs of the test unit 4 and recovery are respectively the outputs of readiness and failure of the switch, the start input of the testing and recovery unit is the start input of the device, the first and second output groups of the test and recovery unit 4 are connected respectively to the address inputs of the channel decoder and to the information inputs of the D / A converter 7, the first group the inputs of the test and recovery unit are connected to the code output of the analog-digital converter 9, the second group of inputs of the test unit and recovery is the address input of the device, the output of the first additional switch 5 is the analog output of the device and is connected to the output of the second 6 additional switch and the analog input of the analog-digital converter 9, the output of the digital-to-analog converter 7 is connected to the first output of the resistor 8, the second output of which is connected to analog input of the second additional key of the group of outputs from the first to the third block 10 (respectively, the tire numbers 1.19 and 22 in FIG. 2) connected respectively to the data inputs of the sixth register 22, data inputs of parallel loading of the binary counter 11 and data inputs of the second register 18, outputs from the first to the twenty fifth memory unit 10 are connected respectively to the input of the seventh delay element 29, read enable input of the sixth register 22, the clock input of the p of the register 2 T, the input of the read resolution of the p of the register 21, the clock input of the fourth register 20, the input of the read resolution of the fourth register 20, the clock input of the third register 19, the input of Neither reading the third register 19, the first
управл ющим входом блока 37 сравнени вторым управл ющим входом блока 37 сравнени , тактовым входом третьего триггера 15, тактовым входом четвертоготригге- ра 16, входом восьмого элемента 30 задержки, входом шестого элемента 28 задержки , входом п того элемента 27 задержки , входом четвертого элемента 26 задержки, входом третьего элемента 25 задержки , первым входом первого элемента ИЛИ 34, первым выходом блока 4 (фиг. 1) тестировани и восстановлени , входом второго элемента задержки 24, третьим выходом блока 4 тестировани и восстановлени , четвертым выходом блока 4 тестировани и восстановлени , вторым выходом блока 4 тестировани и восстановлени , первым и вторым управл ющими входами арифметико-логического устройства 36, входы адреса блока 10 пам ти соединены с выходами двоичного счетчика 11, тактовый вход которого соединен с выходом тактового генератора 12, инверсный вход сброса двоичного счетчика 11 соединен с выходом первого триггера 13, тактовым входом первого регистра 17, инверсным входом установки в единицу второго триггера 14 и с входом формировател 38 импульсов, вход разрешени параллельной загрузки двоичного счетчика 11 соединен с выходом второго элемента ИЛИ 35, вход данных первого триггера 13 подключен к линии единичного потенциала, тактовый вход первого триггера 13 соединен с инверсным выходом первого элемента 23 задержки, вход которого соединен с вторым входом первого элемента ИЛИ 34 и с входом блока 4 тестировани и восстановлени , вход сброса первого триггера 13 соединен с выходом первого элемента ИЛИ 34, инверсный выход второго триггера 14 соединен с первым входом первого элемента И 31, вход данных второго триггера 14 соединен с первым выходом блока 37 сравнени и с первь1м входом третьего элемента И 33, тактовый вход второго триггера 14 соединен с выходом восьмого элемента 30 задержки, выход третьего триггера 15 соединен с п тым выходом блока 4 тестировани и восстановлени , вход сброса третьего триггера 15 соединен с входом сброса четвертого триггера 16 и с выходом формировател 38 импульсов , входы данных третьего 15 и четвертого 16 триггеров подключены к линии единичного потенциала, с шестым выходом блока тестировани и восстановлени соединен выход четвертого триггера 16, выходы первого регистра 17 соединены с первой группой выходов блока 4 тестировани и восстановлени , с второйthe control input of the comparison unit 37 by the second control input of the comparison unit 37, the clock input of the third trigger 15, the clock input of the fourth trigger 16, the input of the eighth delay element 30, the input of the sixth delay element 28, the input of the fifth delay element 27, the fourth element 26 delay, the input of the third delay element 25, the first input of the first element OR 34, the first output of block 4 (Fig. 1) testing and restoring, the input of the second delay element 24, the third output of block 4 testing and restoring, quarters the output of the testing and recovery unit 4, the second output of the testing and recovery unit 4, the first and second control inputs of the arithmetic logic unit 36, the address inputs of the memory unit 10 are connected to the outputs of the binary counter 11, the clock input of which is connected to the output of the clock generator 12, the inverse reset input of the binary counter 11 is connected to the output of the first trigger 13, the clock input of the first register 17, the inverse input to the unit of the second trigger 14, and the input of the pulse generator 38, the enable input parallel loading of the binary counter 11 is connected to the output of the second element OR 35, the data input of the first trigger 13 is connected to the unit potential line, the clock input of the first trigger 13 is connected to the inverse output of the first delay element 23, the input of which is connected to the second input of the first element OR 34 and c the input unit 4 testing and recovery, the reset input of the first trigger 13 is connected to the output of the first element OR 34, the inverse output of the second trigger 14 is connected to the first input of the first element And 31, the second data input three the run 14 is connected to the first output of the comparator unit 37 and to the first input of the third element I 33, the clock input of the second trigger 14 is connected to the output of the eighth delay element 30, the output of the third trigger 15 is connected to the fifth output of the test 4 unit and the reset input of the third trigger 15 is connected to the reset input of the fourth trigger 16 and with the output of the pulse generator 38, the data inputs of the third 15 and the fourth 16 flip-flops are connected to the line of the single potential, with the sixth output of the testing and restoring unit d fourth flip-flop 16, the outputs of the first register 17 are connected to the outputs of the first group unit 4 and the reduction of testing, with the second
группой входов которого соединены входы данных первого регистра 17, тактовый вход второго регистра 18 соединен с выходом второго элемента 24 задержки, выходы вто- 5 рого регистра 18 соединены с второй группой выходов блока 4 тестировани и восстановлени , входы данных третьего регистра 19 соединены с входами данных четвертого 20 и п того 21 регистров и с первой 10 группой входов блока 4 тестировани и восстановлени , выходы третьего регистра 19 соединены с выходами четвертого регистра 20 и с первой группой входов данных блока 37 сравнени , выходы п того регистра 21 15 соединены с выходами шестого регистра 22 и с группой информационных входов арифметико-логического устройства 36, тактовый вход шестого 22 регистра соединен с выходом седьмого 29 элемента задержки, выход 20 третьего 25 элемента задержки соединен с первым входом второго элемента ИЛИ 35. выход четвертого 26 элемента задержки соединен с вторым входом первого элемента И 31, выход которого соединен с вторым 25 входом второго элемента ИЛИ 35, выход п того элемента 27 задержки соединен с первым входом второго элемента И 32, выход которого соединен с третьим входом второго элемента ИЛИ 35, выход шестого 30 элемента 28 задержки соединен с вторым входом третьего элемента И 33, выход которого соединен с четвертым входом второго элемента ИЛИ 35, второй вход второго элемента И 32 соединен с вторым выходом бло- 35 ка 37 сравнени , втора группа входов данных которой соединена с выходами арифметико-логического устройства 36,a group of inputs of which the data inputs of the first register 17 are connected, the clock input of the second register 18 is connected to the output of the second delay element 24, the outputs of the second register 18 are connected to the second group of outputs of the testing and restoration unit 4, the data inputs of the third register 19 are connected to the data inputs the fourth 20 and the fifth 21 registers and the first 10 group of inputs of the testing and recovery unit 4, the outputs of the third register 19 are connected to the outputs of the fourth register 20 and the first group of data inputs of the comparison unit 37, the outputs p The second register 21 15 is connected to the outputs of the sixth register 22 and the group of information inputs of the arithmetic logic unit 36, the clock input of the sixth 22 register is connected to the output of the seventh 29 delay element, the output 20 of the third 25 delay element is connected to the first input of the second element 35. output the fourth 26 delay elements connected to the second input of the first element And 31, the output of which is connected to the second 25 input of the second element OR 35, the output of the fifth delay element 27 connected to the first input of the second element And 32, the output of which one with the third input of the second element OR 35, the output of the sixth 30 delay element 28 is connected to the second input of the third element AND 33, the output of which is connected to the fourth input of the second element OR 35, the second input of the second element 32 is connected to the second output of the block 37 comparison, the second group of data inputs which is connected to the outputs of the arithmetic logic unit 36,
Коммутатор работает следующим образом .The switch works as follows.
40 Цикл работы начинаетс после прихода пускового импульса на вход пуска коммутатора . По этому импульсу в блоке 4 тестирова- ни и восстановлени запоминаетс выставленный на адресных входах коммута- 5 тора код адреса входного ключа 1, который требуетс замкнуть (в дальнейшем описании будем его называть требуемым ключом). Алгоритм работы коммутатора состоит из двух частей: режима тестировани и режима 0 восстановлени (если он требуетс ) и задаетс блоком 4 тестировани и восстановле- ни . Сразу после пуска коммутатор начинает работать в режиме тестировани . В этом режиме полностью провер етс ра- 5 ботоспособность требуемого входного ключа и провер ютс на наличие залипаний все остальные входные ключи коммутатора. Если требуемый входной ключ полностью работоспособен , а в остальных входных ключах отсутствуют залипани , требуемый40 The operation cycle begins after the arrival of the start pulse at the switch start input. According to this impulse, in block 4 of testing and restoring, the code of the address of the input key 1 exposed at the address inputs of the commutator 5 is required to be closed (in the further description we will call it the required key). The switch operation algorithm consists of two parts: the test mode and the recovery mode 0 (if required) and is specified by the test and recovery unit 4. Immediately after the start-up, the switch starts working in test mode. In this mode, the performance of the required input key is fully checked and all other input switches of the switch are checked for sticking. If the required input key is fully operational, and there is no sticking in the other input keys, the required
входной ключ замыкаетс и на соответствующем выходе коммутатора формируетс сигнал готовности, который показывает, что требуема входна цепь замкнута и информаци на аналоговом выходе коммутатора достоверна. Цикл работы коммутатора на этом прекращаетс . Если в требуемом входном ключе обнаружена неисправность (некоммутаци или залипание), цикл работы коммутатора прекращаетс и на его соответствующем выходе формируетс сигнал неисправности, означающий, что коммутатор на данной входной цепи неработоспособен . Если тест требуемого ключа закончилс успешно, а тест на залипание остальных ключей показал, что среди них есть хот бы один залипщий, коммутатор начинает работу в режиме восстановлени . В этом режиме выполн етс восстановление на аналоговом выходе коммутатора истинного значени сигнала, наход щегос на входе требуемого ключа, несмотр на наличие залипших входных ключей. При успешном завершении восстановлени выдаетс сигнал готовности на выходе коммутатора. Если восстановление не удалось (например, из- за неисправности в блоке 4), на выходе коммутатора выдаетс сигнал неисправности. В дальнейше м при описании работы коммутатора предполагаетс , что активными уровн ми сигналов в его схеме вл ютс уровни логической единицы, а активными фронтами сигналов - переходы из нул в единицу. Аналоговые коммутируемые сигналы подаютс на аналоговые входы коммутатора (фиг. 1), сигналы с выходов дешифратора 2 управл ют замыканием и размыканием входных ключей 1, дешифратор 2 управл етс по адресным входам и входу разрешени работы. Наличие на последнем пассивного уровн запрещает работу дешифратора 2. т.е. при этом все входные ключи 1 разомкнуты . Код на адресных входах дешифратора при активном сигнале на входе разрешени его работы определ ет один замкнутый входной ключ 1, остальные входные ключи при этом разомкнуты. Код адреса и сигнал разрешени работы дешифратора поступают на его входы с соответствующих выходов блока 4. Сигналы с выходов блока 4 также управл ют дополнительными ключами 5 и 6, задают код на входах ЦАП 7 и запускают цикл преобразовани АЦП 9. При этом дополнительные ключи 5 и 6 замкнуты при активном уровне сигнала на их управл ющих входах и разомкнуты при пассивном. Цикл преобразовани АЦП 9 инициируетс активным фронтом сигнала на входе пуска АЦП 9. Выходное напр жение ЦАП 7 через резистор 8 и ключ 6 может быть подано наthe input key closes and a readiness signal is generated at the corresponding output of the switch, which indicates that the required input circuit is closed and the information at the analog output of the switch is reliable. The switch cycle is terminated on this. If a malfunction is detected in the required input key (non-commutation or sticking), the switch operation cycle is terminated and a malfunction signal is generated at its corresponding output, meaning that the switch on this input circuit is inoperative. If the test of the required key was completed successfully, and the sticking test for the other keys showed that there is at least one sticky among them, the switch starts working in recovery mode. In this mode, the analog output of the switch recovers the true value of the signal at the input of the desired key, despite the presence of sticky input keys. Upon successful completion of the restore, a readiness signal is issued at the switch output. If the recovery failed (for example, due to a malfunction in block 4), a malfunction signal is output at the switch output. In the following, when describing the operation of a switch, it is assumed that the active signal levels in its circuit are the levels of the logical unit, and the active signal fronts are zero-to-one transitions. The analog switched signals are supplied to the analog inputs of the switch (Fig. 1), the signals from the outputs of the decoder 2 control the closing and opening of the input keys 1, the decoder 2 is controlled by the address input and the operation enable input. The presence on the last passive level prohibits the operation of the decoder 2. i.e. all input keys 1 are open. The code on the address inputs of the decoder with the active signal at the resolution input of its operation determines one closed input key 1, while the other input keys are open. The address code and the enable signal of the descrambler arrive at its inputs from the corresponding outputs of block 4. The signals from outputs of block 4 also control additional keys 5 and 6, set the code on the inputs of the DAC 7 and start the conversion cycle of the ADC 9. At the same time, additional keys 5 6 are closed when the signal level is active at their control inputs and open when passive. The conversion cycle of the ADC 9 is initiated by the active edge of the signal at the start input of the ADC 9. The output voltage of the D / A converter 7 through the resistor 8 and the switch 6 can be applied to
аналоговый выход коммутатора в любой требуемый момент независимо от состо ни входных ключей 1. При этом ключи 5 и 6 управл ютс независимо друг от друга. АЦП 5 9 позвол ет получать дл анализа в блоке 4 отцифрованные значени напр жений на аналоговом выходе коммутатора. Сигналы готовности и неисправности с выходов блока 4 подаютс активными уровн ми. 10 Блок 4 тестировани и восстановлени (фиг. 2) начинает цикл работы коммутатора по приходу единичного импульса пуска на одноименный вход коммутатора, В блоке 4 этот импульс поступает на вход элемента 23 15 задержки. Передний фронт импульса пуска через элемент ИЛИ 34 сбрасывает в нуль триггер 13, выход которого при этом сбрасывает в нуль двоичный счетчик 11 и устанавливает в единицу триггер 14. Задний 20 фронт импульса пуска с инверсного выхода элемента 23 задержки тактирует триггер 13, вызыва запись в него логической единицы Элемент 23 задержки служит дл того, чтобы тактовый фронт на тактовый вход тригге- 25 ра 13 приходил после того, как будет убран сигнал сброса с входа сброса триггера 13. Положительный фронт с выхода триггера 13 тактирует регистр 17, вызыва запись в него кода адреса требуемого ключа, который с 30 выхода регистра 17 подаетс на адресные входы д ешифратора 2. Кроме того, положительный фронт с выхода триггера 13 вызывает формирование на выходе формировател 38 положительного импуль- 35 са. который сбрасывает в ноль триггеры 15 и 16, т.е. снимает с выходов коммутатора сигналы готовности и неисправности, так как к этим выходам коммутатора подключены выходы триггеров 15 и 16 соответствен- 0 но, а также разрешает работу двоичному счетчику 11, который считает импульсы тактового генератора 12 и адресует блок 10 пам ти, кодиру содержимое которого соответствующим образом, можно на каждом 5 такте генератора t2 выдавать сигналы по выходам блока 4 и тактировать регистры блока 4, выполн ющие прием данных с АЦП 9. Предположим, что требуетс подать некоторый код на входы ЦАП 7 в определ емый 0 алгоритмом работы коммутатора момент. Дл этого требуемый код программируетс в разр дах блока 10, выходы которых соединены с входами данных регистра 18 и по этому же адресу в разр д блока 10, соеди- 5 ненный с входом элемента 24 задержки, заноситс логическа единица. Когда на выходах счетчика 11 выставл етс код рассматриваемого адреса, через элемент 24 задержки , обеспечивающий надежное установление данных на входах данных регистра 18, этот регистр тактируетс и требуемый код с его выходов поступает на входы ЦАП 7. Каждому шагу алгоритма работы коммутатора однозначно соответствует чейка блока 10, адрес которой определ етс выходным кодом счетчика 11. Скорость выполнени алгоритма работы коммутатора задаетс тактовым генератором 12. Если на некотором шаге алгоритма работы коммутатора с определенного выхода блока 10 требуетс выдать активный сигнал, то в соответствующий разр д чейки блока 10 с адресом, соответствующим требуемому шагу алгоритма работы коммутатора, должна быть записана логическа единица. Рассмотрим назначение выходов блока 10. при зтом нумераци выходов соответствует их нумерации на шине, представленной на фиг. 2, Г - перва группа выходов, соединенна с входами данных регистра 22, 2 - выход, соединенный через элемент 29 задержки с тактовым входом регистра, 22; 3- - выход, соединенный с входом разрешени чтени регистра 22 (вход разрешени чтени регистров при пассивном сигнале на нем переводит выходы регистров в третье состо ние. В остальном работа регистра 22 полностью идентична работе регистра 18): 4 - выход, соединенный с тактовым входом регистра 21,- 5 - выход, соединенный с входом разрешени чтени регистра 21; 6 - выход, соединенный с тактовым входом регистра 20; 7 - выход, соединенный с входом разрешени чтени регистра 20; 8 - выход, соединенный с тактовым входом регистра 19; 9 - выход, соединенный с входом разрешени чтени регистра 19; 10 - выход, соединенный с управл ющим входом разрешени проверки равенства двух кодов на входах данных А и В блока 37сравнени ; 1 Г - выход, соединенный с управл ющим вхадом А В блока 37 сравнени , разрешени проверки того, что код. поступающий на вход данных А блока 37 с выходов регистров 19 или 20, меньше кода, поступающего на вход данных В блока 37 с выхода АЛУ 36; 12 - выход, соединенный с тактовым входом триггера 15; 13 - выход, соединенный с тактовым входом триггера 16; 14 - выход, соединенный через элемент 30 задержки с тактовым входом триггера 14,- 20 - выход, по вление логической единицы на котором приводит к тем же действи м, что и по вление положительного фронта пускового импульса на входе пуска коммутатора; 21 - выход, соединенный с входом разрешени работы дешифратора 2; 22 - треть группа выходов, соединенна с входами данных регистра 18;the analog output of the switch at any desired moment, regardless of the state of the input keys 1. The keys 5 and 6 are controlled independently of each other. A / D converter 5 9 allows for the analysis in block 4 to obtain digitized voltage values at the analog output of the switch. Ready and fault signals from the outputs of block 4 are given by active levels. 10 Block 4 of testing and restoring (Fig. 2) starts the switch operation cycle upon the arrival of a single start pulse to the same input of the switch. In block 4, this pulse arrives at the input of the delay element 23 15. The leading edge of the start pulse through the element OR 34 resets the trigger 13 to zero, the output of which in this case resets the binary counter 11 and sets the trigger 14 to the unit. The rear 20 front of the start pulse from the inverse output of the delay element 23 clocks the trigger 13, causing the entry to it logical unit. The delay element 23 serves to ensure that the clock edge to the clock input of trigger 13 arrives after the reset signal from the reset input of trigger 13 is removed. A positive front from the output of trigger 13 clocks register 17, causing pis therein the key code of the desired addresses from which the output 30 of register 17 is applied to the address inputs d eshifratora 2. Furthermore, a positive edge trigger output 13 will generate the output positive pulse shaper 38 35 ca. which flushes triggers 15 and 16, i.e. removes readiness and malfunction signals from the switch outputs, since the switch outputs 15 and 16 are connected to these switch outputs, respectively, and also enables binary counter 11, which counts clock pulses 12, and addresses the memory block 10, which encodes the contents accordingly, it is possible at every 5 generator clock t2 to output signals at the outputs of block 4 and clock the registers of block 4, which receive data from the ADC 9. Suppose that you need to send some code to the inputs of the DAC 7 to the definable 0 switch operation algorithm moment. For this, the required code is programmed in the bits of block 10, the outputs of which are connected to the data inputs of register 18 and at the same address in the bit of block 10, connected to the input of delay element 24, is entered in a logical unit. When the code of the address under consideration is set at the outputs of counter 11, delay element 24 ensures reliable data establishment at the data inputs of register 18, this register is clocked and the required code from its outputs goes to the inputs of the DAC 7. Each step of the switch operation algorithm uniquely corresponds to a cell 10, the address of which is determined by the output code of the counter 11. The speed of the execution of the switch operation algorithm is set by the clock generator 12. If at some step of the switch operation algorithm from a certain the output of block 10 is required to produce an active signal, then a logical unit must be written to the appropriate cell slot of block 10 with the address corresponding to the required step of the switch operation algorithm. Consider the assignment of the outputs of the block 10. With this numbering, the outputs correspond to their numbering on the bus shown in FIG. 2, G - the first group of outputs connected to the data inputs of the register 22; 2 - the output connected via the delay element 29 to the clock input of the register, 22; 3- - output connected to the read input of the register 22 (the read input of the registers with a passive signal on it transfers the outputs of the registers to the third state. Otherwise, the work of the register 22 is completely identical to the work of the register 18): 4 - output connected to the clock input register 21, - 5 is an output connected to the read input of register 21; 6 - output connected to the clock input of the register 20; 7 - output connected to the register enable input of register 20; 8 - output connected to the clock input of the register 19; 9 - output connected to register enable input input 19; 10 - output connected to the control input of the permission to check the equality of the two codes at the data inputs A and B of the block 37; 1 G is the output connected to the control input AB of the comparison block 37, permitting verification of the code. the input to data A of block 37 from the outputs of registers 19 or 20 is less than the code entering the data input of block 37 from the output of ALU 36; 12 - output connected to the clock input of the trigger 15; 13 - output connected to the clock input of the trigger 16; 14 —the output connected via the delay element 30 to the clock input of the trigger 14; —20 — the output, the appearance of a logical unit on which leads to the same actions as the appearance of a positive edge of the start pulse at the switch start input; 21 - output connected to the enable input of the operation of the decoder 2; 22 - the third group of outputs connected to the data inputs of the register 18;
23 - выход, соединенный через элемент 24 задержки с тактовым входом регистра 18; 24 - выход, соединенный с входом управлени дополнительного ключа 6; 5 - выход, соединенный с входом пуска преобразовани АЦП 9. Выходы 15, 16, 17, 18 блока 10 предназначены дл ветвлени алгоритма цикла работы коммутатора: выход 18 - дл безусловного 10 ветвлени , выходы 15, 16 - дл ветвлени по результатам текущей проверки состо ни выходов блока 37 сравнени , а выход 17 - дл ветвлени по результату проверки запомненного состо ни выхода 15 блока 37 сравнени . При по влении логической единицы на выходе 18 блока 10 на выходе элемента ИЛИ 35 формируетс активный сигнал, который поступает на вход разрешени параллельной загрузки 20 счетчика 11 и вызывает тактируемую генератором 12 запись в счетчик 11 адреса перехода , выставленного на второй группе выходов 19 блока 10. Элемент 25 задержки задерживает формирование активного 5 сигнала на выходе элемента ИЛИ 35 на врем гарантированного установлени адреса перехода на входах данных счетчика 11. Наличие элемента задержки позвол ет кодировать адрес перехода и логическую 0 единицу на выходе 18 блока 10 в одном слове пам ти. Назначение всех элементов задержки блока тестировани и восстановлени , кроме элемента 23, заключаетс именно в этом. Логическа единица на вы- 5 ходе 15 блока 10 провер ет состо ние выхода блока 37 сравнени . Если на этом выходе присутствует логическа единица, происходит ветвление. Логическа единица на выходе 16 блока 10 провер ет состо - 0 ние выхода блока 37 сравнени . Если на этом выходе присутствует логическа единица, происходит ветвление. Логическа единица на выходе 17 блока 10 провер ет состо ние инверсного выхода 5 триггера 14, Если этот выход находитс б состо ние логической единицы, происходит ветвление. Адрес перехода всегда выставл етс на второй группе выходов 19 блока 10.. Блок 37 сравнени выполн ет проверку соотношени -кодов на входах А и В при логической единице на соответствующем управл ющем входе и . При логической единице на управл ющем входе и равенстве кодов на входах А и В, на выхо- .де блока 37 сравнени устанавливаетс логическа единица. Во всех остальных случа х на выходе - уровень логического нул . При логической единице на управл ющем входе блока 37 сравнени и выполнении данного неравенства дл реальных кодов на входах А и В на выходе блока 37 сравнени устанавливаетс логическа единица. Во всех остальных случа х на выходе - уровень логического нул . Выдава в требуемые моменты активные сигналы с выхода 14 блока 10. можно записывать в триггер 14 текущие значени выхода блока 37, т.е. запоминать результат сравнени . При этом элемент 30 задержки должен обеспечивать задержку, большую суммы задержек на элементе 29 и цепочке: регистр 22. АЛУ 36. блок 37 сравнени . В этом случае в одном слове пам ти блока 10 можно кодировать выдачу кода на сравнение по первой группе 1 выходов блока 10. запись этого кода в регистр 22. выполнение сравнени на блоке 37 и запись результата сравнени в триггер 14. что позвол ет экономить объем пам ти. На входы данных регистров 20-22 подаетс выходной код АЦП 9. Содержимое регистров 19 и 20 с помощью блока 37 сравнени может сравниватьс с содержимым регистров 21 и 22. Кажда пара регистров сравниваетс , определ етс активным уровнем сигнала на входах разрешени чтени регистров. В регистр 22 занос тс эталонные коды дл сравнени с кодом, поступающим с выхода АЦП 9. Поскольку возможна погрешность АЦП 9. равна единице младшего разр да, выходы регистров 21 и 22 подаютс на входы данных АЛУ 36. которое управл етс сигналами с выходов 27 и 28 блока 10 и в зависимости от значений этих сигналов реализует функции: выход 20Ю. выход 28 - код передаетс со входа АЛУ 36 на его выход без изменений; выход . выход 28в1 - код на выходе АЛУ равен коду на его входе минус единица: выход 27 1. выход - код на выходе АЛУ равен коду на его входе плюс единица. При проверке равенства кодов на входах А и В считаетс , что равенство имеет место, если выполн етс одно из соотношений: . . . В противном случае считаетс , что коды не равны. Все элементы блока тестировани и восстановлени тактируютс активными фронтами сигналов и сбрасываютс по входам сброса в нуль единичными уровн ми сигналов сброса. Исключение составл ют счетчик 11 и триггер 14. Первый сбрасываетс в нуль, а второй устанавливаетс в единицу при нулевых уровн х сигналов на соответствующих входах. Все регистры блока 4 - информационные , выполн ющие функцию записи и хранени данных.23 - output connected through the element 24 of the delay with the clock input of the register 18; 24 —the output connected to the control input of the additional key 6; 5 - output connected to the start input of the ADC conversion 9. Outputs 15, 16, 17, 18 of block 10 are intended for branching the switch operation cycle algorithm: output 18 is for unconditional 10 branching, outputs 15, 16 are for branching according to the results of current testing neither the outputs of the comparison block 37, and the output 17 for branching on the result of checking the stored state of the output 15 of the comparison block 37. When a logical unit appears at output 18 of block 10, an active signal is generated at the output of the OR 35 element, which is fed to the enable input of parallel loading 20 of counter 11 and causes the transition address clocked by generator 12 into counter 11 of the output 10 set up in the second group of outputs 19. The delay element 25 delays the formation of the active 5 signal at the output of the OR element 35 by the time it is guaranteed that the transition address is set at the data inputs of the counter 11. The presence of the delay element makes it possible to encode the transition address and logical 0 unit at output 18 of block 10 in one memory word. The purpose of all the delay elements of the testing and restoring unit, except for element 23, is precisely this. Logical unit at output 15 of block 10 checks the output state of comparison block 37. If a logical unit is present at this output, branching occurs. The logical unit at the output 16 of the block 10 checks the output state of the comparison block 37. If a logical unit is present at this output, branching occurs. The logical unit at output 17 of block 10 checks the state of inverse output 5 of flip-flop 14. If this output is in the state of logical one, a branching occurs. The junction address is always set on the second group of outputs 19 of block 10. Comparison block 37 performs a check of the ratio of the codes on inputs A and B with a logical one on the corresponding control input and. With a logical unit at the control input and equality of codes at the inputs A and B, a logical unit is established at the output of the comparison block 37. In all other cases, the output is a logical zero level. With a logical unit at the control input of the comparison unit 37 and the implementation of this inequality for real codes, the logical unit is set at the inputs A and B at the output of the comparison unit 37. In all other cases, the output is a logical zero level. Issuing at the required moments the active signals from output 14 of block 10. It is possible to record in trigger 14 the current values of output of block 37, i.e. remember the result of the comparison. In this case, the delay element 30 must provide a delay greater than the sum of the delays on the element 29 and the chain: register 22. ALU 36. comparison block 37. In this case, in one word of the memory of block 10, it is possible to encode the issuance of a comparison code in the first group 1 of the outputs of block 10. Write this code to register 22. Execute the comparison at block 37 and write the comparison result to the trigger 14. That saves memory ti. To the data inputs of registers 20-22, the output code of ADC 9 is applied. The contents of registers 19 and 20 can be compared with the contents of registers 21 and 22 using comparison block 37. Each pair of registers is compared, determined by the active signal level at the register enable read inputs. The register 22 is loaded with reference codes for comparison with the code received from the output of the ADC 9. Since the error of the ADC 9 is possible. It is equal to 1, the outputs of the registers 21 and 22 are fed to the data inputs of the ALU 36. which is controlled by signals from the outputs 27 and 28 block 10 and, depending on the values of these signals, it implements the functions: output 20U. output 28 — the code is transmitted from the input of the ALU 36 to its output unchanged; output . output 28in1 - the code at the output of the ALU is equal to the code at its input minus one: output 27 1. output - the code at the output of the ALU is equal to the code at its input plus one. When verifying the equality of codes at inputs A and B, it is considered that equality takes place if one of the following relations holds:. . . Otherwise, it is considered that the codes are not equal. All elements of the test and recovery unit are clocked by the active edges of the signals and are reset by the reset inputs to zero unit levels of the reset signals. The exception is the counter 11 and the trigger 14. The first one is reset to zero, and the second is set to one at zero signal levels at the corresponding inputs. All registers of block 4 are informational, performing the function of recording and storing data.
Алгоритм цикла работы устройства следующий . Предполагаетс , что напр жениеThe cycle algorithm of the device is as follows. It is assumed that the voltage
на аналоговых входах многоканального коммутатора может измен тьс в диапазонеat the analog inputs of the multi-channel switch may vary in the range
О-Умакс.About Umaks.
1.Ожидание прихода пускового импуль- 5 са. По приходу импульса на вход пуска коммутатора ввести в блок 1 тестировани и восстановлени код адреса требуемого ключа , запомнить его и сбросить выходные сигналы готовности и неисправности. Перейти1. Waiting for the arrival of the starting pulse-5S. Upon the arrival of a pulse at the switch start input, enter the address code of the required key into unit 1 for testing and restoring, remember it and reset the ready and fault output signals. Go to
10 КП.2.10 KP.2.
2.Подать сигнал на размыкание всех входных ключей 1, Подать сигнал на замыкание дополнительных ключей 5 и 6, Установить на выходе ЦАП 7 нулевое напр жение.2. Send a signal to open all input keys 1, send a signal to close additional keys 5 and 6, set at the output of the DAC 7 zero voltage.
15 Подать сигнал пуска АЦП 9. После окончани преобразовани ввести выходной код АЦП 9 в блок 4 и сравнить этот код с нулем. Если нуль, перейти к п. 3. Если не нуль, запомнить, что имеетс отказ типа залипа20 ние и перейти к п. 4. Отсутствие нулевого напр жени на аналоговом выходе коммутатора в данном случае означает, что кроме ключа 6 имеетс еще Хот бы один замкнутый ключ 1. на св занной с входом которого15 Send the ADC start signal 9. After the conversion is completed, enter the output code of the ADC 9 in block 4 and compare this code with zero. If zero, go to step 3. If not zero, remember that there is a failure like stuck and go to step 4. The absence of zero voltage on the analog output of the switch in this case means that, in addition to key 6, there is at least one closed key 1. on whose input
26 входной коммутируемой цепи присутствует не нулевое напр жение, которое делитс на резисторах 3 и 8. Если на входе залипшего ключа нулевое напр жение, отказ в данном пункте обнаружить нельз ,26 of the input switched circuit there is a non-zero voltage, which is divided into resistors 3 and 8. If the input voltage of the sticky key is zero, the failure in this item cannot be detected,
0 3. Установить на выходе ЦАП 7 напр жение , равное Умакс. Подать сигнал пуска АЦП 9. После окончани преобразовани ввести выходной код АЦП 9 в блок 4 и сравнить этот код с кодом, соответствующим0 3. Set the output of the DAC 7 voltage equal to Umaks. Send the start signal of the ADC 9. After the conversion is completed, enter the output code of the ADC 9 in block 4 and compare this code with the code corresponding to
5 напр жению Умакс. Если коды равны, перейти к п. 4. Если коды не равны, запомнить, что имеетс отказ типа залипание и перейти к п. 4. Отсутствие напр жени Умакс на аналоговом выходе коммутатора в данном случае5 voltage Umaks. If the codes are equal, go to step 4. If the codes are not equal, remember that there is a sticking failure and go to step 4. No Umax voltage on the analog output of the switch in this case
0 означает, что кроме ключа 6 имеетс еще хот бы один замкнутый ключ 1. на св занной с входом которого входной коммутируемой цепи присутствует напр жениеУ Умакс. Напр жение Умакс делитс на рези5 сторах 3 и 8. в результате чего результирующее напр жение на аналоговом выходе коммутатора меньше Умакс.0 means that in addition to key 6 there is at least one closed key 1. There is a voltage Umax on the input switched circuit connected to the input of which. Voltage Umax is divided into resistor 3 and 8. As a result, the resulting voltage at the analog output of the switch is less than Umax.
4.Подать сигнал на размыкание дополнительного ключа 6. Подать сигнал на замы0 кание требуемого ключа. Подать сигнал пуска АЦП 9. После окончани преобразовани ввести выходной код АЦП 9 в блок 4 и запомнить его. Предположим, что введен код. соответствующий напр жению А на4. Send a signal to open the additional key. 6. Send a signal to close the required key. Send the start signal of the A / D converter 9. After the conversion is completed, enter the output code of the A / D converter 9 into block 4 and memorize it. Suppose a code is entered. corresponding to voltage A on
5 аналоговом выходе коммутатора. Если А Умакс/2. перейти к п. 5. Если А У макс/2, перейти к п. 7.5 analog switch output. If A Umaks / 2. go to p. 5. If A max / 2, go to p. 7.
5.Подать сигнал на замыкание допол- нительнсто ключа 6. Подать на входы АЦП 75.See the signal for closing the additional key 6. Provide the inputs of the ADC 7
код, соответствующий нулевому выходному напр жению ЦАП 7. Подать сигнал пуска АЦП 9. После окончани преобразовани ввести выходной код АЦП 9 в блок 4. Предположим , что введен код, соответствующий напр жению С на аналоговом выходе коммутатора . Перейти к п. 6.the code corresponding to the zero output voltage of the D / A converter 7. Send the start signal to the A / D converter 9. After the conversion is completed, enter the output code of the A / D converter 9 in block 4. Suppose that a code has been entered that corresponds to the voltage C at the analog output of the switch. Go to paragraph 6.
6.Подать сигнал на размыкание требуемого ключа. Подать сигнал пуска АЦП 9. После окончани преобразовани ввести выходной код АЦП 9 в блок 4. Предположим, что введен код, соответствующий напр жению D на аналоговом выходе коммутатора. Проверить на равенство С и D. Если , делаетс вывод, что требуемый ключ залип или отсутствует коммутаци в ключе 5; выдаетс выходной сигнал неисправности, прекращаетс цикл работы коммутатора и выполн етс переход к п. 1 алгоритма, Если Ст D, перейти к п, 9.6. Signal to open the required key. Send the start signal to the A / D converter 9. After the conversion is completed, enter the output code of the A / D converter 9 into block 4. Suppose that a code has been entered that corresponds to the voltage D at the analog output of the switch. Check for equality C and D. If, it is concluded that the required key is stuck or there is no switching in key 5; the malfunction output signal is issued, the switch operation cycle is terminated and the transition to step 1 of the algorithm is performed. If Art D, go to step n, 9.
7.Подать сигнал на замыкание дополнительного ключа 6. Подать на входы ЦАП 7 код, соответствующий выходному напр жению ЦАП, равному имакс. Подать сигнал пуска АЦП 9. После окончани преобразовани ввести выходной код АЦП 9 в блок 4. Предположим, что введен код, соответствующий напр жению С на аналоговом выходе коммутатора. Перейти к п. 8,7. Send a signal to close an additional switch. 6. Send a code to the inputs of the DAC 7 that corresponds to the output voltage of the DAC equal to imax. Send the start signal of the ADC 9. After the conversion is completed, enter the output code of the ADC 9 in block 4. Suppose that a code has been entered that corresponds to the voltage C at the analog output of the switch. Go to step 8,
8.Подать сигнал на размыкание требуемого ключа. Подать сигнал пуска АЦП 9. После окончани преобразовани ввести выходной код АЦП 9 в блок 4. Предположим, что введен код. соответствующий напр жению D на аналоговом выходе коммутатора. Проверить на равенство С и D. Если , делаетс вывод, что требуемый ключ залип или отсутствует коммутаци в ключе 5, выдаетс выходной сигнал неисправности, прекращаетс цикл работы коммутатора и выполн етс переход к п. 1 алгоритма. Если С/ D, перейти к п. 9.8. Signal to open the required key. Send the start signal of the A / D converter 9. After the conversion is completed, enter the output code of the A / D converter 9 in block 4. Suppose that a code has been entered. corresponding to voltage D at the analog output of the switch. Check for equality C and D. If it is concluded that the required key is stuck or there is no switch in key 5, the malfunction output is issued, the switch operation cycle is terminated and the transition to step 1 of the algorithm is performed. If C / D, go to step 9.
9.Подать сигнал на замыкание требуемого ключа. Подать сигнал на размыкание ключа 6. Подать сигнал пуска АЦП 9, После окончани преобразовани ввести выходной код АЦП 9 в блок 4 и сравнить его с кодом, соответствующим напр жению А, который был получен в п. 4 данного алгоритма . Если коды равны, перейти к п. 10, Если коды не равны, делаетс вывод о наличии неисправности, причинами которой могут быть: некоммутаци требуемого ключа, отсутствие коммутации в ключе 5, залипание ключа 6. Цикл работы коммутатора при этом прекращаетс и выполн етс переход к п. 1 алгоритма.9. Signal to close the required key. Send a signal to open the key 6. Send the start signal of the A / D converter 9. After the conversion is completed, enter the output code of the A / D converter 9 into block 4 and compare it with the code corresponding to voltage A, which was received in paragraph 4 of this algorithm. If the codes are equal, go to step 10. If the codes are not equal, it is concluded that there is a malfunction, the causes of which can be: non-commutation of the required key, absence of switching in key 5, sticking of key 6. The cycle of the switch stops and the transition is performed to paragraph 1 of the algorithm.
10, Проверить результаты работы в п. 2 и п. 3 алгоритма. Если залипани нет, 10, Check the results of the work in paragraph 2 and paragraph 3 of the algorithm. If sticking is not,
дать выходной сигнал готовности, закончить цикл работы коммутатора и перейти к п. 1 алгоритма. Если залипание есть, начать работу в режиме восстановлени перехо- 5 дом к п, 11.give readiness output signal, end the switch operation cycle and go to step 1 of the algorithm. If sticking is, start work in the recovery mode by moving to 5, 11.
11. Подать сигнал на размыкание всех входных ключей 1. Подать сигнал на замыкание ключа 6. Подава на входы ЦАП 7 из блока 4 различные коды и контролиру бло- 10 ком 4 с помощью АЦП 9 получающиес при этом значени напр жений на аналоговом выходе коммутатора, добитьс установлени на нем напр жени , равного А, код которого был получен в п. 4 алгоритма. 15 Запомнить код на входах ЦАП 7, при котором это условие выполн етс . Предположим , что этот код соответствует напр жению М на выходе ЦАП 7. Поскольку сопротивление резистора 8 в цепи ключа 6 20 равно сопротивлению резистора 3 в цепи требуемого ключа, напр жение М равно напр жению на аналоговом входе коммутатора , подключенном к требуемому ключу. Перейти к п. 12,11. Send a signal to open all input keys 1. Send a signal to lock the key 6. Giving different inputs to the DAC 7 from block 4 and controlling it with block 4 using the A / D converter 9, the resulting voltage values at the analog output of the switch, to achieve the establishment of a voltage on it equal to A, the code of which was obtained in paragraph 4 of the algorithm. 15 Remember the code on the inputs of the DAC 7, under which this condition is fulfilled. Suppose that this code corresponds to the voltage M at the output of the DAC 7. Since the resistance of resistor 8 in the key circuit 6 20 is equal to the resistance of resistor 3 in the circuit of the required key, the voltage M is equal to the voltage at the analog input of the switch connected to the required key. Go to paragraph 12,
2512. Подать сигнал на размыкание ключа2512. Signal to open the key
5. Подать на входы ЦАП 7 код, соответствующий напр жению М на выходе ЦАП 7. Подать сигнал пуска АЦП 9. После окончани преобразовани ввести выходной код АЦП 30 9 в блок 4 и сравнить его с кодом на входах ЦАП 7. Если коды равны, выдать выходной сигнал готовности, закончить цикл работы коммутатора и при разомкнутом ключе 5 перейти к ожиданию очередного импульса 35 пуска коммутатора. Если коды не равны, выдать выходной сигнал неисправности, закончить цикл работы коммутатора и перейти к п. 1 алгоритма.5. Submit to the inputs of the DAC 7 a code corresponding to the voltage M at the output of the DAC 7. Send a start signal to the A / D converter 9. After the conversion is completed, enter the output code of A / D converter 30 9 into block 4 and compare it with the code at the inputs of the DAC 7. If the codes are equal, give the ready signal output, end the switch operation cycle and, with key 5 open, proceed to waiting for the next 35 start pulse of the switch. If the codes are not equal, give a malfunction output signal, end the switch operation cycle and go to step 1 of the algorithm.
Услови надежной работы коммутатора 40 следующие.The conditions for reliable operation of the switch 40 are as follows.
1. Сумма выходного сопротивлени ЦАП 7, номинала резистора 8 и сопротивлени ключа 6 в замкнутом состо нии должна быть как можно ближе к сумме выходного 5 сопротивлени датчика, подключенного к аналоговому входу коммутатора, сопротивлени в замкнутом состо нии ключей 1 и 5 и номинала входного резистора 3, так как от близости этих сумм сопротивлений зависит 0 точность работы коммутатора в режиме восстановлени .1. The sum of the output resistance of the DAC 7, the value of the resistor 8 and the resistance of the key 6 in the closed state should be as close as possible to the sum of the output 5 resistance of the sensor connected to the analog input of the switch, the resistance in the closed state of keys 1 and 5 and the value of the input resistor 3, since the accuracy of the switch operation in the recovery mode depends on the proximity of these sums of resistance.
2.Ключи 1,5,6 должны быть идентичны по электрическим параметрам.2. Keys 1,5,6 must be identical in electrical parameters.
3.ЦАП 7 должен обеспечивать значени 5 выходного напр жени в диапазоне 0UMBKC .3. DAC 7 should provide a value of 5 output voltage in the range of 0UMBKC.
4.Быстродействие элементов коммутатора должно быть таким, чтобы при любой смене кода на выходах блока пам ти 10 все сигналы в коммутаторе, включа аналоговые , приходили э статмчэское состо н е за врем , меньшее периода тактового генератора 12.4. The performance of the switch elements must be such that, at any change of code at the outputs of memory block 10, all signals in the switch, including analog, come to the static state in a time shorter than the period of the clock generator 12.
5.Суммарное изменение всех входных аналоговых сигналов коммутатора за врем цикла его работы должно быть меньше половины величины единицы младшего значащего разр да АЦП 9.5. The total change of all input analog signals of the switch during its cycle time should be less than half the value of the unit of the least significant bit of the ADC 9.
6.Погрешность преобразовани АЦП 7 должна быть меньше половины величины еди- ницы младшего значащего разр да АЦП 9.6. The conversion error of the ADC 7 must be less than half the value of the unit of the least significant bit of the ADC 9.
Пункт 5 дан дл услови , что коммутатор остаетс работоспособным, если залипли все входные ключи 1 кроме одного исправного , информацию с которого требуетс восстанавливать. Пункты 5, 6 даны дл случа погрешности АЦП 9, равной единице младшего значащего разр да. При этом справедлив прин тый выше критерий равенства кодов на входах А и В блока 37 сравнени .Item 5 is given for the condition that the switch remains operational if all the input keys 1 are stuck except for one healthy, the information from which it is required to recover. Items 5, 6 are given for the case of the error of the ADC 9 equal to the unit of the least significant digit. In this case, the above accepted criterion of equality of codes at the inputs A and B of the comparison block 37 is valid.
При использовании режима восстановлени предлагаемый коммутатор работает как устройство выборки и хранени по характеру выходного сигнала, т.е. он фиксиру- ет на выходе восстановленный аналоговый сигнал, находившийс на требуемой коммутируемой входной цеп в начале выполнени п. 4 алгоритма цикла работы коммутатора.When using the recovery mode, the proposed switch acts as a sampling and storage device according to the nature of the output signal, i.e. it captures at the output the reconstructed analog signal that was on the required switched input circuit at the beginning of execution of p. 4 of the switch operation cycle algorithm.
Таким образом, многоканальный коммутатор аналоговых сигналов позвол ет полностью проверить работоспособность всех входных ключей, т.е. определить возникновение в них отказов типа некоммута- ци и залипанме.Thus, the multichannel switchboard of analog signals allows you to fully check the performance of all input keys, i.e. to determine the occurrence of non-commutation and sticking failures in them.
Кроме того, устройство сохран ет свою работоспособность с хот бы одним исправным входным ключом, при отказах типа за- липание во всех остальных, что обеспечивает высокую достоверность его функционировани .In addition, the device retains its performance with at least one valid input key, with sticking failures in all others, which ensures high reliability of its operation.
ормула изобретени formula of invention
Claims (2)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU884600195A SU1598149A1 (en) | 1988-10-31 | 1988-10-31 | Multichannel analog signal commutator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU884600195A SU1598149A1 (en) | 1988-10-31 | 1988-10-31 | Multichannel analog signal commutator |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| SU1598149A1 true SU1598149A1 (en) | 1990-10-07 |
Family
ID=21407139
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| SU884600195A SU1598149A1 (en) | 1988-10-31 | 1988-10-31 | Multichannel analog signal commutator |
Country Status (1)
| Country | Link |
|---|---|
| SU (1) | SU1598149A1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9124287B1 (en) * | 2014-12-22 | 2015-09-01 | Pmc-Sierra Us, Inc. | Scrambler with built in test capabilities for unary DAC |
-
1988
- 1988-10-31 SU SU884600195A patent/SU1598149A1/en active
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9124287B1 (en) * | 2014-12-22 | 2015-09-01 | Pmc-Sierra Us, Inc. | Scrambler with built in test capabilities for unary DAC |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH08330959A (en) | Detection for fault of a-d input circuit | |
| SU1598149A1 (en) | Multichannel analog signal commutator | |
| JPH04178580A (en) | Self diagnostic device for semiconductor memory | |
| JP2654049B2 (en) | Monitoring circuit for analog / digital converter | |
| JP3446755B2 (en) | AD input circuit failure detection method | |
| US7039540B1 (en) | Apparatus, system, and method for testing an analog to digital converter | |
| SU1425682A1 (en) | Device for test monitoring of dicital units | |
| SU1691842A1 (en) | Tester | |
| Wey et al. | Design of concurrent error detectable current-mode A/D converters for real-time applications | |
| SU1667280A1 (en) | Device for checking and backing up computer-aided data and measurementsystems | |
| SU1488809A1 (en) | Device for simulating failures and digital computer malfunctions | |
| SU1661772A1 (en) | Microprogramming run checking device | |
| SU1029409A1 (en) | Multichannel digital analogue converter | |
| SU1104589A1 (en) | Device for checking writing information in programmable memory units | |
| SU1647435A1 (en) | Voltage extremum meter | |
| SU1753474A1 (en) | Device for control of microprocessor system | |
| SU1262533A1 (en) | Function generator | |
| SU1659987A1 (en) | Device for object operability testing | |
| SU1193805A1 (en) | Analog-to-digital converter with self-check | |
| SU1022118A1 (en) | Device for control system diagnostics | |
| SU1663627A2 (en) | Memory testing device | |
| KR930004861B1 (en) | Test instrument of a/d converter | |
| RU1830548C (en) | Device for checking of constant memory blocks | |
| RU1829036C (en) | Self-testing digital automatic unit | |
| JPS6044703B2 (en) | Self-diagnosis device |