SU1596476A1 - Device for synchronizing pseudorandom signals - Google Patents
Device for synchronizing pseudorandom signals Download PDFInfo
- Publication number
- SU1596476A1 SU1596476A1 SU884428562A SU4428562A SU1596476A1 SU 1596476 A1 SU1596476 A1 SU 1596476A1 SU 884428562 A SU884428562 A SU 884428562A SU 4428562 A SU4428562 A SU 4428562A SU 1596476 A1 SU1596476 A1 SU 1596476A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- signal
- output
- multiplier
- input
- block
- Prior art date
Links
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
Изобретение относитс к электросв зи и может быть использовано в системах передачи информации, использующих псевдослучайные сигналы дл быстрого вхождени в синхронизм. Целью изобретени вл етс сокращение времени вхождени в синхронизм. Входной сигнал после дискретизатора 1 поступает на линию 11 задержки, на выходах которой по вл ютс соответствующие сигналы. На выходе формировател 7 опорного сигнала также по вл етс сигнал, величина и знак которого определ ютс входным сигналом. Возникновение ошибки во входном сигнале приводит к уменьшению уровн сигнала на выходе формировател 7 опорного сигнала, однако по мере накоплени вли ние этих ошибок все меньше сказываетс на знаке этого сигнала. 2 з.п. ф-лы, 5 ил.The invention relates to telecommunications and can be used in information transmission systems using pseudo-random signals for fast synchronization. The aim of the invention is to reduce the time taken to synchronize. The input signal after the sampler 1 is fed to the delay line 11, at the outputs of which the corresponding signals appear. At the output of the reference signal generator 7, a signal also appears, the magnitude and sign of which are determined by the input signal. The occurrence of an error in the input signal leads to a decrease in the signal level at the output of the reference signal conditioner 7, however, as these errors accumulate, the effect of these errors less and less affects the sign of this signal. 2 hp f-ly, 5 ill.
Description
22
системах передачи информации, использующих псевдослучайные сигналы для быстрого вхождения в синхронизм. Целью изобретения является сокращение времени вхождения в синхронизм. Входной сигнал после дискретизатора 1 поступает на линию 11 задержки, на выходах которой появляются соответствующие сигналы. На выходе формирователя 7 опорного сигнала также появляется сигнал, величина и знак которого определяются входным сигналом. Возникновение ошибки во входном сигнале приводит к уменьшению уровня сигнала на выходе формирователя 7 опорного сигнала, однако по мере накопления влияние этих ошибок все мень(57) Изобретение относится к электро- ше сказывается на знаке этого сигнасвяэи и может быть использовано вinformation transmission systems using pseudo-random signals for fast synchronization. The aim of the invention is to reduce the time of entry into synchronism. The input signal after the sampler 1 is fed to the delay line 11, at the outputs of which corresponding signals appear. The output of the driver 7 of the reference signal also appears the signal, the magnitude and sign of which is determined by the input signal. The occurrence of an error in the input signal leads to a decrease in the signal level at the output of the reference signal shaper 7, however, as they accumulate, the influence of these errors is less and less (57). The invention relates to the sign of this signal and can be used in
ла. 2 з.п. ф—ды, 5 ил.la 2 hp f — dy, 5 ill.
Фиг. 1FIG. one
,„,1596476 А1, „, 1596476 A1
33
15964761596476
4four
Изобретение относится к электросвязи и может быть использовано в системах передачи информации, использующих псевдослучайные сигналы, для быстрого вхождения в синхронизм.The invention relates to telecommunications and can be used in information transmission systems using pseudo-random signals, for quick entry into synchronism.
Целью изобретения является сокращение времени вхождения в синхронизм.The aim of the invention is to reduce the time of entry into synchronism.
На фиг.1 представлена структурная электрическая схема устройства синхро-* ю низации псевдослучайных сигналов; ,г на фиг.2 и 3 - структурные электрические схемы формирователя опорного сигнала; на фиг.4 и 5 - временные диаграммы сигналов, поясняющие работу 15 устройства синхронизации псевдослучайных сигналов.Figure 1 shows the structural electrical circuit of the device for synchronizing pseudo-random signals; , g in figure 2 and 3 - structural electrical circuits of the shaper reference signal; 4 and 5 are timing diagrams of signals explaining the operation of 15 devices for synchronizing pseudo-random signals.
Устройство синхронизации псевдослучайных сигналов содержит дискретизатор 1, вычитающий блок 2, аттенюа- 20 тор 3, ключ 4, сумматор 5, линию 6 задержки, формирователь 7 опорного, сигнала, перемножитель 8, накопитель 9, пороговый блок ТО,’дополнительную линию 11 задержки, первый дополнитель~25 ный перемножитель 12, фильтр 13 нижних частот, тактовый генератор 14, второй дополнительный перемножитель 15, блок 16 компараторов, дешифратор 17. -30 The device for synchronizing pseudorandom signals contains a discretization unit 1, a subtraction unit 2, an attenuator 20 torrent 3, a key 4, an adder 5, a delay line 6, a reference driver 7, a signal, a multiplier 8, a memory 9, a threshold TO block, an additional delay line 11, the first additional ~ 25 multiplier 12, the lowpass filter 13, the clock generator 14, the second additional multiplier 15, the comparators block 16, the decoder 17. - 30
Формирователь 7 опорного сигнала (первый вариант) содержит перемножитель 18, управляемый делитель 19 . напряжения, блок 20 квадраторов, весо— , вой сумматор 21, формирователь 22 управняющего сигнала (фиг.2).The shaper 7 of the reference signal (the first option) contains a multiplier 18, a controlled divider 19. voltage, block of 20 quadrants, weight, howl adder 21, driver 22 of the control signal (figure 2).
Формирователь 7 опорного сигнала /второй вариант) содержит блок 23 формирователей модуля сигнала, блок 24 выбора минимального сигнала, пер- / дд вый перемножитель 25, блок формирователей 26 двухуровневого сигнала, второй перемножитель 27 (фиг.З).Shaper 7 reference signal / second option) contains a block of 23 drivers of a signal module, a block 24 for selecting the minimum signal, a first / second multiplier 25, a block of drivers of a two-level signal 26, a second multiplier 27 (FIG. 3).
Устройство синхронизации псевдослучайных сигналов работает следующим 45 образом.The pseudo-random signal synchronization device operates in the following 45 ways.
На вход устройства синхронизации псевдослучайных сигналов поступает псевдослучайная последовательность (ПСП), символы которой могут быть ис- 50 кажены шумом (фиг.4а, искаженные символы показаны пунктиром). В начальный момент времени на выходах линии 6 задержки (фиг.1, фиг.4г, фиг.5г, первый выход линии задержки 5, фиг.4 д, $$ четвертый выход линии 6 задержки), на выходе формирователя 7 (фиг.4е), на выходе накопителя 9 (фиг.56, где II - уровень порога), на выходеA pseudo-random sequence (PSP) arrives at the input of the pseudo-random signal synchronization device, the characters of which can be distorted by noise (Fig. 4a, distorted characters are shown by dotted lines). At the initial moment of time at the outputs of the delay line 6 (Fig. 1, Fig.4g, Fig.5g, the first output of the delay line 5, Fig.4 d, $$ fourth exit of the delay line 6), at the output of the imaging unit 7 (Fig.4e ), at the output of drive 9 (Fig. 56, where II is the threshold level), at the output
первого перемножителя 8 (фиг.5а) и на выходе порогового блока 10 равны нулю.the first multiplier 8 (figa) and at the output of the threshold unit 10 are equal to zero.
В такой ситуации ключ 4 замкнут и входной сигнал после дискретизации в дискретизаторе 1 проходит на информационный вход линии 6 задержки. Дискретизация входного сигнала осуществляется по переднему фронту сигнала, вырабатываемого управляемым тактовым генератором 14 (фиг.4б). После четырех тактов на всех выходах линии 6 задержки появляются сигналы (в данном случае линия 6 задержки имеет четыре отвода, из которых используются первый и четвертый отводы). На выходе формирователя 7 также появляется сигнал, причем его величина и знак определяются входными сигналами. Если на входы формирователя 7 поступают неискаженные символы последовательности, то на его выходе знак сигнала совпадает со знаком следующего принимаемого символа, это приводит к уменьшению сигнала на выходе вычитающего блока 2 (фиг.4в) и увеличению сигнала на входе, а следовательно. и на выходах линии 6 задержки. Это увеличение приводит соотч ветственно к увеличению сигнала на выходе формиррвателя 7 и происходит до тех пор, пока сигнал на выходе формирователя 7 не будет полностью совпадать с сигналом на выходе дискретизатора 1.In this situation, the key 4 is closed and the input signal after sampling in the sampler 1 passes to the information input of the delay line 6. The sampling of the input signal is carried out on the leading edge of the signal generated by the controlled clock generator 14 (figb). After four clocks, signals appear on all outputs of delay line 6 (in this case, delay line 6 has four taps, from which the first and fourth taps are used). At the output of the driver 7, a signal also appears, and its magnitude and sign are determined by the input signals. If the undistorted symbols of the sequence arrive at the inputs of the shaper 7, then at its output the sign of the signal coincides with the sign of the next received symbol, this leads to a decrease in the signal at the output of the subtractive unit 2 (figv) and an increase in the signal at the input, and therefore. and at the outputs of the line 6 delay. This increase leads, respectively, to an increase in the signal at the output of the driver 7 and occurs until the signal at the output of the driver 7 completely coincides with the signal at the output of the sampler 1.
По мере увеличения сигнала на выходе формирователя 7 увеличивается сигнал на выходе переножителя 8 и накога геля 9, что приводит к превышению порога в пороговом блоке 10 и ключ 4 размыкается. В этом случае сигнал с выхода формирователя7 поступает непосредственно на информационный вход линии 6 задержки и совокупность этих блоков, образует генератор псевдослучайной последовательности, причем задержка формируемой ПСП' совпадает с задержкой принимаемого псе.As the signal at the output of the imaging unit 7 increases, the signal at the output of the supporter 8 and the gel 9 increases, which leads to the threshold being exceeded in the threshold unit 10 and the key 4 is opened. In this case, the signal from the output of the driver 7 goes directly to the information input of the delay line 6 and the combination of these blocks forms a pseudo-random sequence generator, and the delay of the formed memory bandwidth 'coincides with the delay of the received PSE.
Возникновение ошибки в принимаемом сигнале (при замкнутом ключе 4) приводит к уменьшению уровня сигнала на выходе формирователя 7, однако по мере накопления влияние этих ошибок все меньше сказывается на знаке этого сигнала.The occurrence of an error in the received signal (with the key 4 closed) leads to a decrease in the signal level at the output of the driver 7, but as it accumulates, the influence of these errors affects the sign of this signal less and less.
Совокупность второго дополнительного перемножителя 15 и первого допол1596476 6The combination of the second additional multiplier 15 and the first supplement 1596476 6
нительного перемножителя 12 образуют временной дискриминатор, на выходе которого (фиг.5д) сигнал содержит постоянную составляющую, пропорциональную рассогласованию по задержке ' 5body multiplier 12 form a time discriminator, at the output of which (figd) the signal contains a constant component proportional to the mismatch on the delay of '5
между сигналом, формируемым формирователем 7 и сигналом на выходе дополнительной линии 11 задержки (фиг.5в). Эта постоянная составляющая фильтруется фильтром 13 нижних частот и воздействует на частоту сигнала, вырабатываемого тактовым генератором 14. В результате этого задержка сигнала на выходе формирователя 7 и задержка сигнала дискретизации (фиг.46) изменяются таким образом, чтобы момент дискретизации совпадал с серединой принимаемого символа.between the signal generated by the imaging unit 7 and the signal at the output of the additional delay line 11 (Fig. 5b). This constant component is filtered by the low-pass filter 13 and affects the frequency of the signal generated by the clock generator 14. As a result, the delay of the signal at the output of the driver 7 and the delay of the sampling signal (Fig.46) are changed so that the sampling time coincides with the middle of the received symbol.
При этом исключаются ошибки, вызван- 20 ные дрожанием фронтов принимаемых символов,This eliminates errors caused by jitter of the edges of received symbols,
Claims (3)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU884428562A SU1596476A1 (en) | 1988-05-23 | 1988-05-23 | Device for synchronizing pseudorandom signals |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU884428562A SU1596476A1 (en) | 1988-05-23 | 1988-05-23 | Device for synchronizing pseudorandom signals |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1596476A1 true SU1596476A1 (en) | 1990-09-30 |
Family
ID=21376370
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU884428562A SU1596476A1 (en) | 1988-05-23 | 1988-05-23 | Device for synchronizing pseudorandom signals |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1596476A1 (en) |
-
1988
- 1988-05-23 SU SU884428562A patent/SU1596476A1/en active
Non-Patent Citations (1)
Title |
---|
Авторское свидетельство СССР № 915242, кл. Н 04 В 1/10, 1980.Тепл ков И.М., Калашников И.Д., Рощин Б.В. Радиолинии космических систем передачи информации. М.: Советское радио, 1975, с.172, рис.96. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
EP0477582B1 (en) | Digital frequency multiplication and data serialization circuits | |
US5546432A (en) | Method and apparatus for attenuating jitter in a digital transmission line | |
EP0610683B1 (en) | Digital timing recovery circuit | |
US6374361B1 (en) | Skew-insensitive low voltage differential receiver | |
US4606050A (en) | System for detecting and recovering a transmitted signal | |
NL7905478A (en) | TIME-PHASE RECOVERY. | |
US4333060A (en) | Phase locked loop for recovering data bit timing | |
US20010038675A1 (en) | Digital clock/data signal recovery method and apparatus | |
EP1271785B1 (en) | Noise-resistive, burst-mode receiving apparatus and method for recovering clock signal and data therefrom | |
US4730347A (en) | Method and apparatus for reducing jitter in a synchronous digital train for the purpose of recovering its bit rate | |
US4694291A (en) | Device for transmitting a clock signal accompanied by a synchronization signal | |
US7194057B2 (en) | System and method of oversampling high speed clock/data recovery | |
AU657634B2 (en) | High-speed time-multiplexed data transmission system | |
EP0410297A1 (en) | Circuit to be used in data transmission systems, which regenerates the clock signal starting from a given message | |
US5774079A (en) | Circuit arrangement for converting a serial data signal into a parallel data signal | |
SU1596476A1 (en) | Device for synchronizing pseudorandom signals | |
US4887261A (en) | Method and arrangement for transmitting a digital signal with a low bit rate in a time section, provided for higher bit rates, of a time division multiplexed signal | |
US5146478A (en) | Method and apparatus for receiving a binary digital signal | |
US5128958A (en) | Digital time error signal generator | |
US4464769A (en) | Method and apparatus for synchronizing a binary data signal | |
US5706221A (en) | Mehtod and apparatus for recovering digital data from baseband analog signal | |
US3820051A (en) | Adaptive threshold circuit employing nand gates interconnecting flip-flop circuit | |
EP0755149B1 (en) | Method and system for digitizing ccd data | |
AU670345B2 (en) | Reset and synchronizing device | |
AU539338B2 (en) | A method and apparatus for synchronizing a binary data signal |