SU1575169A1 - Device for sorting bits - Google Patents

Abstract

Изобретение относитс  к автоматике и вычислительной технике и может найти применение в устройствах управлени  технологическими процессами. Цель изобретени  - повышение быстродействи . Устройство содержит демультиплексор 1, дешифратор адреса 2, блок пам ти 3, шифратор 4, шину данных 5, блок чтени  бита 6, дополнительную шину данных 7, входы "Чтение" 8 и "Запись" 9, шину адреса 10. Устройство позвол ет считывать и записывать бит информации после операции преобразовани . 5 ил., 1 табл.The invention relates to automation and computing and can be used in process control devices. The purpose of the invention is to increase speed. The device contains a demultiplexer 1, address decoder 2, memory block 3, encoder 4, data bus 5, bit reading block 6, additional data bus 7, inputs Read 8 and Write 9, address bus 10. The device allows you to read and record the information bit after the transform operation. 5 ill., 1 tab.

Description

сл Jsl j

слcl

о соabout with

Изобретение относитс  ,к автоматике и вычислительной технике и может найти применение в устройствах управлени  технологическими процессами .The invention relates to automation and computer technology and may find application in process control devices.

Цель изобретени  - повышение быстродействи .The purpose of the invention is to increase speed.

На фиг. 1 приведена блок-схема устройства сортировки битов на фиг. - варианты построени  блока чтени  бита на фиг. 4 - временна  диаграмма работы прототипа;на фиг.5 временна  диаграмма работы устройства сортировки битов оFIG. 1 is a block diagram of the bit sorting device in FIG. - options for constructing a reading block in FIG. 4 is a time diagram of the operation of the prototype; FIG. 5 is a time diagram of the operation of the bit sorting device o

Устройство содержит демультиплек- сор 1, дешифратор 2 адреса, блок 3 пам ти, шифратор 4, шину 5 данных, блок 6 чтени  бита, дополнительную шину 7 данных, входы Чтение 8 и Запись 9, шину 10 адреса, элементы вариантов построени  блока 6 с 11 по 1.The device contains demultiplexer 1, address decoder 2, memory block 3, encoder 4, data bus 5, bit reading unit 6, additional data bus 7, read 8 and write 9 inputs, address bus 10, elements of options for building block 6 s 11 to 1.

Демультиплексор 1 принимает по входу 1, значение младшего бита Д0 шины 7 данных и на выходе устанавливает его в разр д, указанный группой адресных проводников с шины 10 адреса и поступающий на его вход. В остальных разр дах выхода 14 устанавливаетс  логическа  1. Вход выборки 1Э запрещает (разрешает) рабо-у ту демультиплексора 1.The demultiplexer 1 receives at input 1, the low-order bit value D0 of the data bus 7 and at the output sets it to the bit indicated by the group of address conductors from the bus 10 of the address and arriving at its input. In the remaining bits of output 14, logical 1 is set. Sample input 1E prohibits (enables) the work of that demultiplexer 1.

Дешифратор 2 адреса выбирает элементы 1, 3 6 при их адресации с шины 10 адреса, о учетом состо ни  входа 9 устройства. Демультиплексор 1 выбираетс  при по влении адреса однобитовых операций на шине 10 адреса и сигнала Запись на вход 9 устройства. Блок 3 пам ти выбираетс  при по влении адреса однобитовых операций или при адресации блока пам ти . Блок 6 чтени  бита выбираетс  при по влении адреса однобитовых операций и отсутствии сигнала Запись .The address decoder 2 selects elements 1, 3 and 6 when addressing them from the bus 10 address, taking into account the state of input 9 of the device. The demultiplexer 1 is selected when the address of one-bit operations on the bus 10 addresses and the signal is written to the input 9 of the device. The memory unit 3 is selected when the address of one-bit operations appears or when the memory unit is addressed. The bit reading unit 6 is selected when the address of one-bit operations appears and there is no Record signal.

Блок 3 пам ти служит дл  хранени  данных и состоит из одноразр дных элементов пам ти, адресные входы которых присоединены к шине 10 адреса , входы записи/считывани , к шифратору 4, входы-выходы данных - к разр дам шины 5 данных, а входы выборки - к выходу дешифратора 2.Memory block 3 is used to store data and consists of single-bit memory elements whose address inputs are connected to address bus 10, write / read inputs, encoder 4, data input-outputs to data bus bits 5, and sample inputs - to the output of the decoder 2.

Шифратор k служит дл  управлени  входом Запись-чтение блока 3 пам ти . Если ла адресный вход шифратора А пр иходит адрес однобитовой операThe encoder k serves to control the input Write-read of memory block 3. If the address input of the encoder A is passed, the address of the one-bit opera

Q 5Q 5

0 0

5 five

5 five

00

5five

00

5five

00

ции, то на всех разр дах выхода устанавливаетс  значение, соответствующее сигналу Чтение, за исключением разр да дл  битовой операции (номер разр да указан на шине 10 адреса), В остальных случа х все разр ды выхода принимают значение, равное значению управл ющего входа шифратора 4.At all bits of the output, the value corresponding to the Read signal is set, except for the bit operation (the bit number is specified on the address 10 bus). In other cases, all the output bits take on the value of the control input of the encoder four.

Шина 5 данных служит дл  соединени  входов-выходов данных элементов устройства. Блок 6 чтени  бита служит дл  коммутации бита из любого разр да шины 5 в разр д Д0 шины 7 при битовых операци х. Номер бита принимаетс  по входу 6г с шины 10 адреса, разрешение коммутации бита - с входа 6 и подтверждаетс  по входу 6 . В остальных случа х (когда с входа 63 поступает запрет коммутации бита) блок 6 коммутирует шину и 6 7. При разрешении чтени  {вход 6,) информаци  с шины 5 поступает на шину 7, иначе наоборот. На фиг. 2 дан вариант построени  блока 6, соответствующий прототипу. Мультиплексор 11 коммутирует бит с входа 64 в разр д ДО на вход 65 блока 6, если приходит на мультиплексор разрешение с входа 63 и 6 . Номер бита поступает на вход 62. При запрете битовых операций работает коммутатор 12, коммутиру  информацию с своего входа 64 и 6 $ в зависимости от состо ни  входа 6VThe data bus 5 serves to connect the inputs / outputs of the data of the elements of the device. The bit reading unit 6 is used to switch a bit from any bit of bus 5 to bit D0 of bus 7 during bit operations. The bit number is received at input 6g from the address bus 10, the bit switching enable from input 6 and confirmed at input 6. In other cases (when a bit switching prohibits from input 63), block 6 commutes the bus and 6 7. When reading (input 6,) is enabled, information from bus 5 goes to bus 7, otherwise, vice versa. FIG. 2, an embodiment of the construction of block 6, corresponding to the prototype. Multiplexer 11 switches the bit from input 64 to bit to input 65 of block 6, if the resolution from input 63 and 6 arrives at the multiplexer. The bit number goes to input 62. When the bit operations are disabled, switch 12 works, switching information from its input 64 and $ 6 depending on the state of input 6V

Второй вариант построени  блока 6 дан на фиг. 3. Мультиплексор 1 коммутирует бит с входа 64 на выход.The second option for building block 6 is given in FIG. 3. Multiplexer 1 switches the bit from input 64 to output.

Номер бита поступает на вход 6 г мультиплексора 1. Шифратор 13 при битовых операци х (разрешение с входа 6 э) и сигнале разрешение чтени  (вход 6 t) коммутирует бит мультиплексора 14 на выход 6 у. При запрете чтени  коммутирует бит с входа 65 Иа выход Д0. При запрете битовых one- раций с мультиплексора 14 вход шифратором не анализируетс . Происходит коммутаци  входа 6s на выход Д0 при запрещении чтени  и входа Д0 на выход ДО при разрешении чтени .The bit number is fed to the input 6 g of multiplexer 1. The encoder 13 during bit operations (resolution from input 6 e) and the read resolution signal (input 6 t) switches the bit of multiplexer 14 to output 6 y. When the reading is prohibited, the bit commutes from the input 65 and the output D0. When prohibiting bit operations from multiplexer 14, the input by the encoder is not analyzed. Switching of the input 6s to the output D0 occurs at the prohibition of reading and the input D0 to the output of the TO before the read resolution.

Шины 7 Ю и управл ющие входы 8 и 9 служат дл  приема исходной информации от вычислител .Bus bars 7 Yu and control inputs 8 and 9 are used to receive input information from the transmitter.

Дл  использовани  устройства сортировки как обычного блока пам ти вычислитель должен обратитьс  к устройству , так как это он делает при раv 5In order to use the sorting device as a normal storage unit, the calculator must turn to the device, as it does when par 5

515751515751

боте с блоком пам ти: дл  записи на шине 10 установить адрес  чейки блока пам ти, на шине 7 данные дл  записи, на вход 9 - сигнал Запись ; дл  чтени  на шине 10 установить адрес  чейки ОЗУ, на вход 8 - сигнал Чтение и прин ть данные из указанной  чейки.memory unit bot: for recording on bus 10, set the address of the memory cell location, on bus 7, write data, and input 9 — Record signal; for reading on bus 10, set the address of the RAM cell, to input 8 - the Read signal and receive data from the specified cell.

При однобитовых операци х устрой- JQ ство работает следующим образом.In single bit operations, the device JQ works as follows.

Дл  чтени  бита вычислитель устанавливает в первой группе проводников шины 10 адрес  чейки блока пам ти, из которой следует прочитать слово, щ содержащее требуемый бит. Во второй группе проводников шины 10 должен быть установлен номер бита. В третьей группе проводников должен быть установлен признак битовой операции. 20 На входе 8 должен быть установлен сигнал Чтение. При этом дешифратор 2 адреса выдает запрет на работу де- мультиплексора 1 и разрешение работы блоку 3 пам ти и блоку 6 чтени . 25 Шифратор k на всех разр дах блока 3 установит сигнал Чтение (поскольку на входе 9 не установлен сигнал Запись ), Блок 3 пам ти на шину 5 выдает состо ние  чейки, адрес которой 30 указан в первой группе проводников шины 10. Блок чтени  бита на шине 7 данных установит состо ние разр да Д0, равное разр ду шины 5. Далее вычислитель может прин ть слово данных -,, с шины 7, в разр д Д0 которого установлен требуемый бит.To read a bit, the calculator sets the address of the memory location in the first group of bus conductors 10, from which it is necessary to read the word containing the required bit. In the second group of bus conductors 10, the bit number must be set. In the third group of conductors should be set to sign bit operation. 20 Input 8 should be set to read. In this case, the address decoder 2 prohibits the operation of the multiplexer 1 and enables the operation of the memory unit 3 and the reading unit 6. 25 An encoder k on all bits of block 3 will set a read signal (since no write signal is set at input 9), memory block 3 on bus 5 gives the state of a cell whose address 30 is specified in the first group of bus conductors 10. Bit reading unit bus 7 data will set the status of bit D0 equal to the bit of bus 5. Next, the transmitter can receive the data word - from bus 7, in bit D0 of which the required bit is set.

Дл  записи бита в разр д слова анных, хран щегос  в блоке 3 пам ти , вычислитель на шине 10 устанав- лп ивает адрес аналогично режиму битового чтени , на шине 7 в разр де ДО ит дл  записи, а на входе 9 сигнал Запись. Дешифратор 2 адреса выдает разрешение работы демультиплексору 1 и блоку 3 пам ти. Демультиплексор 1 принимает бит по входу 11 и устаавливает его в разр де выхода 1,, (номер разр да указан на входе 2). На остальных разр дах - логическа  5Q единица (или в третьем.состо нии). ифратор А на всех разр дах устанавивает сигнал Чтение, кроме разр да в который будет происходить запись бита. На этом разр де установлен сигнал Запись. Блок 3 пам ти записывает бит в указанный разр д, а с остальных разр дов происходит чтение. При этом на шине 5 установлено .словоTo write a bit to the bit of the data stored in memory block 3, the computer on bus 10 sets the address in the same way as the bit read mode, on bus 7 in the bit BEFORE to write, and on input 9 the signal is Write. The address decoder 2 provides the operation permit for the demultiplexer 1 and memory block 3. The demultiplexer 1 accepts a bit at input 11 and sets it to the output de output 1 ,, (the number of the discharge is specified at input 2). On the remaining bits, there is a logical 5Q unit (or in the third state). Ifrator A, on all bits, sets the Read signal, except for the bit in which the bit will be written. This bit is set to Record. Memory unit 3 writes the bit to the specified bit, and reads from the remaining bits. At the same time, bus 5 is installed. Word

4545

5five

751751

JQ Jq

щ 20 25 30 -,, sch 20 25 30 - ,,

лп 5Q lp 5Q

4545

636636

данных, которое будет хранитьс  вdata to be stored in

блоке 3 пам ти после записи. На фиг. 5 дана диаграмма импульсов вычислител  на МП серии К580. Дл  записи требуетс  выполнить 1 команду STA. В такт времени 1 происходит считывание гсода команды вычислителем, в такты 2, 3 - считывание адреса дл  записи из ПЗУ вычислител , в такт V происходит работа устройства сор- тмровки битов - запись бита в блок 3 пам ти. Таким образом, такты требуютс  вычислителю.,чтобы подготовить необходимую информацию на шинах 10 и 7 и входах 9 и 8. В такт времени V1 происходит обращение к устройству сортировки битов в слове. Программа дл  прототипа, выполн юща  аналогичное действие с аналогичным вычислителем, дана на фиг. .3 memory block after recording. FIG. 5 is given a diagram of the impulses of the calculator on the MP series K580. For recording, 1 STA command is required. In time tick 1, the command's computer reads the transmitter's computer, in steps 2, 3 a readout of the address for writing from the computer's ROM, in time V, the bit sorter operates, writing the bit to memory block 3. Thus, clocks are required by the calculator. To prepare the necessary information on buses 10 and 7 and inputs 9 and 8. At the beat of time V1, the bit sorter in the word is accessed. A program for a prototype that performs a similar operation with a similar calculator is given in FIG. .

Команды вычислител  привод тс  в таблице. Commands of the calculator are given in the table.

Claims (3)

Формула изобретени Invention Formula Устройство сортировки битов, содержащее блок чтени  бита, дешифратор , шифратор, блок пам ти, причем шина адреса устройства соединена с соответствующими входами дешифратора , шифратора и с адресными входами блока чтени  бита и блока пам ти, информационные входы-выходы которого подключены к шине данных устройства и к входам-выходам первой группы блока чтени  бита, входы-выходы второй группы которого соединены с дополнительной шиной данных устройства, а вход задани  режима блока чтени  бита  вл етс  входом Чтение устройства , вход Запись устройства подключен к управл ющим входам шифратора и дешифратора, первый и второй выходы которого подключены соответственно к управл ющим входам блока чтени  бита и блока пам ти, отличающеес  тем, что, с целью повышени  быстродействи , в него в-ве- ден демультиплексор, входы адреса которого подключены к шине адреса устройства, информационные входы подключены к дополнительной шине данных устройства, информационные выходы подключены к шине данных устройства, а управл ющий вход соединен с третьим выходом дешифратора, выход шифрато- i pa соединен с входом Запись-чтение1 блока пам ти.A bit sorting device containing a bit reading unit, a decoder, an encoder, a memory unit, the device address bus being connected to the corresponding inputs of the decoder, an encoder and the address inputs of the bit reading unit and the memory unit whose data inputs-outputs are connected to the device data bus and to the input-outputs of the first group of the bit reading unit, the inputs-outputs of the second group of which are connected to the additional data bus of the device, and the input of setting the mode of the reading block of the bit is the input Reading the device, input Record the device is connected to the control inputs of the encoder and the decoder, the first and second outputs of which are connected respectively to the control inputs of the bit reading unit and the memory block, characterized in that, in order to improve speed, the demultiplexer, address inputs which are connected to the device address bus, information inputs are connected to an additional device data bus, information outputs are connected to the device data bus, and the control input is connected to the third output of the decoder, the encryption output is i pa connected to the input Write-read1 memory block. 1. Загрузка регистров LXi H1. Load LXi H registers 2.Пересылка из ре- MOV М,А гистра в пам ть2. Shipment from P-MOV M, A gist to memory 3.Загрузка регист- LDA ра А3.Download registra- LDA pa A k. Логическое умноже- ANi ние регистра А и второго байта командыk. Logical multiply-ANi register A and the second command byte 5,0 В регистры Н и L загружаетс  информаци , содержаща  адрес модул  60 (АО-А8), признак однобитовой операции (А12)5.0 The registers H and L load the information containing the address of the module 60 (AO-A8), a sign of a one-bit operation (A12) 3.5Бит результата из ДО пересылаетс  в модуль 60, где вставл етс  в нужный разр д данныхA 3.5 bit of the result from the DG is sent to module 60, where it is inserted into the desired data bit. 6.6В аккумул тор считываетс  слово из ОЗУ, содержит бит состо ни , который надо изменить6.6V battery reads a word from RAM, contains a status bit that needs to be changed Маскирование бита состо ни  Masking the state bit 5.Логическое сложе- ORA ние регистра А5. Logical complexity of register A и пам ти Мand memory of M 6.Загрузка пам ти STA6.Download STA memory МM Вставление бита, хран щегос  в Inserting a bit stored in модуле 60, в слово данных, считанное из ОЗУmodule 60, in data word, read from RAM 6,5 Запись слова со вставленным битом обратно в ОЗУ6.5 Write a word with a bit inserted back into RAM Фиг. 2FIG. 2 и/оно Ш Мand / it w m т т из nt HZ т т нз т т т га нг / нг to /к.t t of nt HZ t t nz t t t ha ng / ng to / k. XLXL XLXL Редактор Н.КиштулинецEditor N.Kishtulinets Составитель В.КозловCompiled by V.Kozlov Техред М.ХоданнчКорректор Э.ЛончаковаTehred M.HodannchKorrektor E.Lonchakova Фиг.ЗFig.Z XLXL XLXL шина JOJO tire ЗПZP М1 М2 МЗ MbM1 M2 MZ Mb ПP w п п пw p n p шит 7 тактsew 7 tact