SU1547071A1 - Code converter - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и автоматике и может быть использовано в системах дискретной обработки и передачи информации в качестве устройства кодировани  - декодировани  информации, использующего равновесные коды. Цель изобретени  - повышение быстродействи  преобразовател . Преобразователь кодов содержит регистр 1 текущей выборки, первый - третий счетчики 2-4, формирователь 5 кодов, блок 6 синхронизации, сумматор 7, блок 8 сравнени  и первый и второй регистры 9, 10 числа, первый - шестой входы 11-16 и первый - третий выходы 17-19. Блок 6 синхронизации содержит триггер, элемент ИЛИ-НЕ и элемент ИЛИ, первый - четвертый входы и первый - четвертый выходы. 1 з.п. ф-лы, 2 ил.The invention relates to computing and automation and can be used in systems of discrete processing and transmission of information as a device for encoding - decoding information using equilibrium codes. The purpose of the invention is to increase the speed of the converter. The code converter contains the current sample register 1, the first - the third counters 2-4, the shaper 5 codes, the synchronization unit 6, the adder 7, the comparison unit 8 and the first and second registers 9, 10 numbers, the first sixth inputs 11-16 and the first third outs 17-19. The synchronization unit 6 contains a trigger, an OR-NOT element and an OR element, the first - the fourth inputs and the first - the fourth outputs. 1 hp f-ly, 2 ill.

Description

1one

(21)4436232/24-24(21) 4436232 / 24-24

(22)06.06.88(22) 06.06.88

(46) 28.02.90. Бюл. № 8(46) 02.28.90. Bul № 8

(71.) Сумский филиал Харьковского(71.) Sumy Branch of Kharkiv

политехнического институтаPolytechnic Institute

им. В.И.Ленинаthem. V.I. Lenin

(72) А.А.Борисенко, В.А.Соловей(72) A.A. Borisenko, V.A. Solovey

и В.М.Мирошниченкоand V.M. Miroshnichenko

(53)681.325(088.8)(53) 681.325 (088.8)

(56) Авторское свидетельство СССР 531158, кл. G Ob F 15/00, 1974. (56) USSR inventor's certificate 531158, cl. G Ob F 15/00, 1974.

(54)ПРЕОБРАЗОВАТЕЛЬ КОДОВ(54) CODE CONVERTER

(57) Изобретение относитс  к вычислительной технике и автоматике и может быть использовано в системах дискретной обработки и передачи информации в качестве устройства кодировани -декодировани  информации, использующего равновесные коды. Цель изобретени  - повышение быстродействи  преобразовател . Преобразователь кодов содержит регистр 1 текущей выборки , первый - третий счетчики 2-4, формирователь 5 кодов, блок 6 синхронизации , сумматор 7, блок 8 сравнени , первый и второй регистры 9 и 10 числа, первый - шестой входы 11 16 и первый - третий выходы 17 - 19. Блок 6 синхронизации содержит триггер , элемент ИЛИ-НЕ, элемент ИЛИ, первый - четвертый входы и первый - четвертый выходы. 1 з.п. ф-лы, 2 ил.(57) The invention relates to computing and automation and can be used in systems of discrete processing and transmission of information as a device for encoding-decoding information using equilibrium codes. The purpose of the invention is to increase the speed of the converter. The code converter contains the current sample register 1, the first - the third counters 2-4, the shaper 5 codes, the synchronization unit 6, the adder 7, the comparison unit 8, the first and second registers 9 and 10, the first sixth inputs 11 16 and the first third outputs 17 - 19. The synchronization unit 6 contains a trigger, an OR-NOT element, an OR element, the first - fourth inputs and the first - fourth outputs. 1 hp f-ly, 2 ill.

Изобретение относитс  к автоматике и вычислительной технике и может быть спользовано в системах дискретной обработки и передачи информации в качестве устройства кодировани -декодировани  информации, использующего равновесные коды.The invention relates to automation and computing and can be used in systems of discrete processing and transmission of information as a device for encoding-decoding information using equilibrium codes.

Цель изобретени  - повышение быстродействи  преобразовател .JQThe purpose of the invention is to increase the speed of the converter .JQ

На фиг. 1 представлена функциоальна  схема преобразовател  кодов; а фиг. 2 - схема блока синхронизаии преобразовател .FIG. 1 shows a functional code converter circuit; and FIG. 2 is a diagram of a converter synchronization unit.

Нреобразоватнль кодов (фиг. 1) со- j ержит регистр 1 текущей выборки, первый - третий счетчики 2-4, форирователь 5 кодов, блок 6 синхронизации , сумматор 7, блок 8 сравнени , первый и второй регистры 9 и 10 чис- JQ а, первый - шестой входы 11 - 16 и первый - третий выходы 17 - 19.The non-converting codes (Fig. 1) contain the register 1 of the current sample, the first - the third counters 2-4, the forator 5 codes, the synchronization unit 6, the adder 7, the comparison unit 8, the first and second registers 9 and 10 numbers. , the first - the sixth entrances 11 - 16 and the first - the third exits 17 - 19.

Блок b синхронизации (фиг. 2) содержит триггер 20, элемент ИЛИ-НЕ 21, элемент ИЛИ 22, первый - четвертый 25 входы 23 - 26 и первый - четвертый выоды 27-30 блока синхронизации.The synchronization block b (Fig. 2) contains the trigger 20, the element OR NOT 21, the element OR 22, the first - the fourth 25 inputs 23-26, and the first - the fourth outputs 27-30 of the synchronization unit.

Преобразователь кодов работает слеующим образом,The code converter works as follows,

Процедура преобразовани  двоичного ,., кода в код с посто нным весом использует в качестве промежуточных биномиальный код. Биномиальное двоичное число характеризуетс  наличием К единиц или n-К нулей в старших разр дах перед младшей единицей. Диапазон -представлени  биномиальных чисел . Например, дл  и The procedure for converting a binary,., Code into a code with constant weight uses the binomial code as an intermediate. A binomial binary number is characterized by the presence of K units or n-K zeros in the higher bits before the lower unit. The range is the representation of binomial numbers. For example, for and

числа 00110, 001111, 1111  вл ютс  биномиальными.40The numbers 00110, 001111, 1111 are binomial. 40

Перевод исходного двоичного числа в биномиальное использует принцип поразр дного взвешивани . Вес каждого разр да биномиального числа определ етс  величиной сочетани  С . ,Converting an initial binary number to binomial uses the principle of bitwise weighting. The weight of each bit of the binomial number is determined by the value of the C combination. ,

где q. - число единиц в предшествую- щих разр дах; ,1,2...,п-1. Сочетани  формируютс  формирователем 5, который при подаче на одну группу BXOVQ дов значени  п, а на другую значени where q. - the number of units in the preceding bits; , 1,2 ..., p-1. Combinations are formed by the former 5, which, when applied to one BXOVQ group, gives n values, and to another

оabout

К формирует на выходе значение С h. В качестве такого формировател  может быть использовано ПЗУ. Дл  подсчета числа разр дов n-1-i, числа единиц и числа нулей (K-q-), (п-К) использ уютс  вычитающие двоичные счетчики 2,3 и 4. Сравнивают переводимое число с весом текущего разр да. Опре35K generates the output value With h. As such a driver can be used ROM. To count the number of bits n-1-i, the number of ones and the number of zeros (K-q-), (p-K), the subtractive binary counters 2,3 and 4 are used. They compare the translatable number with the weight of the current bit. Opre35

Q Q

5 five

., .

00

Q Q

5five

дел ют разность между этими числами. С этой целью примен ют сумматор 7. При положительном значении разности или при равенстве этого числа присваивают разр ду значение 1, при отрицательном - значение О. Эту функцию выполн ет блок 8 сравнени , который сравнивает кодовые комбинации на двух группах входов и выдает сигналы Больше или равно или Меньше . В качестве блока 8 может быть использован цифровой компаратор.divide the difference between these numbers. For this purpose, the adder 7 is used. If the difference is positive or if this number is equal, the value 1 is assigned to the discharge, and the O value is negative. Comparison block 8 performs this function, which compares the code combinations on two groups of inputs and outputs More or equal to or less. As the unit 8 can be used a digital comparator.

Определ ют остаток полученной разности, который при положительном ее значении равен абсолютной величине этой разности, а при отрицательном - исходному значению переводимого числа, и сравнивают с весом следующего разр да. Эту процедуру выполн ют до тех пор, пока кодова  комбинаци  не станет удовлетвор ть услови м биномиального числа.The remainder of the obtained difference is determined, which with its positive value is equal to the absolute value of this difference, and with a negative value - to the initial value of the number being translated, and compared with the weight of the next digit. This procedure is performed until the code combination satisfies the conditions of the binomial number.

Дл  получени  кода с посто нным весом к биномиальному коду справа дописывают нули, если в нем содержитс  К единиц, или единицы, если в нем содержитс  (n-К) нулей, до тех пор, пока разр дность кода не станет рав- .ной п. Выходные кодовые комбинации накапливаютс  в регистрах 9 и 10 числа , представл ющих собой сдвиговые регистры.To obtain a code with constant weight to the binomial code on the right, append zeros if it contains K units, or ones if it contains (n-K) zeros, until the code width becomes equal to Output code patterns are accumulated in registers 9 and 10, which are shift registers.

Подробно работу преобразовател  рассмотрим на примере перевода двоичного кода 011 числа 3 в шести разр дный код с посто нным весом () с числом единиц .We consider in detail the operation of the converter using the example of translating the binary code 011 of the number 3 into a six-bit code with a constant weight () with the number of ones.

-Сигналом установки по входу 13 преобразовател  выполн ютс  следующие операции. По входу 1 в регистр 1 текущей выборки записываетс  входна  кодова  комбинаци  011; по входу 14 преобразовател  в счетчик 2 - число п-1, в данном случае по входу 15 в счетчик 3 - число по входу 16 в счетчик 4 - число (п-К). Обнул ютс  регистры 9 и 10 числа.The following operations are performed by the signal of installation on converter input 13. On input 1 to register 1 of the current sample, the input code combination 011 is written; at the input 14 of the converter to the counter 2 - the number of n-1, in this case, at the input 15 to the counter 3 - the number of the input 16 to the counter 4 - the number (п-К). Registers 9 and 10 are nullified.

С выхода регистра 1 текущей выборки входной двоичный код поступает на первый вход сумматора 7 и второй вход блока 8. С выхода счетчиков 2 и 3 текущие значени  и поступают на входы формировател  5. При этом на выходе формировател  5 по вл етс  значение сочетани  , которое поступает на второй вход сумматора 7 и первый вход блока 8. Так как на втором входе блока 8 находитс  исходноеFrom the output of register 1 of the current sample, the input binary code is fed to the first input of the adder 7 and the second input of block 8. From the output of counters 2 and 3, the current values arrive at the inputs of the former 5. At the output of the former 5, the value of the combination appears to the second input of the adder 7 and the first input of the block 8. Since the second input of the block 8 contains the initial

число 3, а на первом входе - число 5 блок Ъ формирует сигнал Меньше (), который поступает на соответсвующий вход блока b синхронизации, т.е. на информационный вход триггера 20. Отрицательный фронт синхросигнала записывает сигнал Меньше в триггер 20 и открывает элемент ИЛИ- НЕ 21. Таким образом, сигнал с инверсного выхода триггера 20 через элемент ИЛИ-НЕ 21 поступает на третий (управл ющий) вход сумматора 7 в виде команды Транзит, что соответствует транзитной передаче двоичного кода с первого входа сумматора 7 на выход без изменени . Одновременно сигнал с инверсного выхода триггера 20 формирует О в первом разр де регистра 9 числа и запрещает выборку счетчика 3. Сигнал с пр мого выхода триггера 20 разрешает выборку счетчика 4.the number 3, and at the first input the number 5, the block b forms the signal Less (), which is fed to the corresponding input of the synchronization block b, i.e. to the information input of the trigger 20. The negative edge of the sync signal records the signal Less than in the trigger 20 and opens the OR element 21. Thus, the signal from the inverse output of the trigger 20 through the element OR NOT 21 enters the third (control) input of the adder 7 in the form Transit command, which corresponds to the transit of the binary code from the first input of the adder 7 to the output without change. At the same time, the signal from the inverse output of flip-flop 20 generates O in the first digit of the register of 9 numbers and prohibits sampling of counter 3. The signal from the direct output of flip-flop 20 allows sampling of counter 4.

Положительным фронтом синхросигнала на входе 12 преобразовател  в регистр 1 текущей выборки с выхода сумматора 7 записываетс  двоичный код числа 3, т.е. 011. В регистр 9 числа записываетс  ранее сформированный сигнал О. Одновременно уменьшаетс  на 1 содержимое счетчика 2, т.е. и счетчика 4, т.е. . Содержимое счетчика 3 остаетс  без изменени , т.е.-равно 4. На этом завершаетс  первый этап сравнени  (взвешивани ) входного двоичного кода и веса старшего разр да биномиального числа. Вес разр да числа больше зе- личины входного кода и в регистре 9 числа сформирован первый нуль.The positive edge of the clock signal at the input 12 of the converter in the register 1 of the current sample from the output of the adder 7 is written to the binary code of the number 3, i.e. 011. In the register 9 of the number, the previously generated signal O is recorded. At the same time, the contents of counter 2, i.e. and counter 4, i.e. . The contents of counter 3 remain unchanged, i.e., equal to 4. This completes the first step of comparing (weighting) the input binary code and the weight of the high bit of the binomial number. The weight of the number is greater than the input code zeros and the first zero is formed in the 9th number register.

Теперь на первый вход формировател  5 со счетчика 2 поступает уменьшенное значение (п-1), равное 4, а состо ние другого входа от счетчика 3 не измен етс , т.е. . Таким образом , на выходе формировател  5 по в4Now, at the first input of the imaging unit 5 from counter 2, a reduced value (n-1) is received, equal to 4, and the state of the other input from counter 3 does not change, i.e. . Thus, at the exit of shaper 5 on b4

л етс  число . С выхода регистра 1 текущей выборки на первый вход сумматора 7 и на второй вход блока 8 поступает число 3, а с выхода формировател  5 на второй вход сумматора 7 и первый вход блока 8 - число 1. При этом блок 8 выдает на первый вход блока 6 синхронизации, т.е. на информационный вход триггера 20, сигнал Больше или равно ().There is a number. From the output of register 1 of the current sample, the first input of the adder 7 and the second input of block 8 receives the number 3, and from the output of the imaging unit 5, the second input of the adder 7 and the first input of block 8 receives the number 1. At the same time, block 8 outputs to the first input of block 6 synchronization, i.e. on the information input of the trigger 20, the signal is greater than or equal to ().

Отрицательный фронт синхросигнала, по входу 12 преобразовател  записывает сигнал Больше или равно в ;The negative edge of the sync signal, the input 12 of the converter writes the signal to More or equal to;

5five

триггер 20 и открывает элемент ИЛИ- НЕ 21, Таким образом, сигнал с инверсного выхода триггера 20 поступает на третий (управл ющий) вход сум.- матора 7 в виде команды Вычитание, т.е. на выходе сумматора 7 имеетс  разность двоичного кода числа 3 с первого входа и числа 1 с второго 0 входа, т.е. . Одновременно этот сигнал формирует 1 на входе регистра 9 числа и разрешает выборку счетчика 3. Сигнал с пр мого выхода триггера 20 запрещает выборку вычитающего счетчика 4.trigger 20 and opens the element ILI21; Thus, the signal from the inverse output of trigger 20 is supplied to the third (control) input of summator-matrix 7 as a command Subtraction, i.e. At the output of the adder 7, there is a difference in the binary code of the number 3 from the first input and the number 1 from the second 0 input, i.e. . At the same time, this signal forms 1 at the input of register 9 of the number and enables sampling of counter 3. The signal from the direct output of flip-flop 20 prohibits sampling of subtractive counter 4.

Положительным фронтом синхросигнала на входе 12 преобразовател  в регистр 1 текущей выборки с выхода сумматора 7 записываетс  число 2. В регистр 9 числа записываетс  ранее сформированна  1. Одновременно уменьшаетс  на 1 содержимое счетчика 2, т.е. , и счетчика 3, т.е. . Содержимое счетчика 4 остаетс  без изменени , т.е. равно 1. На этом завершаетс  второй этап сравнени  (взвешивани ) входного двоичного кода и веса следующего разр да биномиального числа. Вес разр да числа 0 меньше и в регистре 9 числа второй сформирована единица.The positive edge of the sync signal at the input 12 of the converter to the register 1 of the current sample from the output of the adder 7 records the number 2. The register 9 of the number records the previously formed 1. At the same time, the contents of the counter 2, i.e. and counter 3, i.e. . The contents of counter 4 remain unchanged, i.e. equal to 1. This completes the second step of comparing (weighting) the input binary code and the weight of the next bit of the binomial number. The bit weight of the number 0 is less, and in register 9 the number of the second is one.

Таблица характеризует состо ние элементов преобразовател .The table describes the state of the converter elements.

Как видно из таблицы, произойдет две операции вычитание и одна опе0As can be seen from the table, two subtraction and one operations will occur.

5five

5five

раци  транзит сумматора 7, покаradio transit adder 7, while

00

не обнулитс  один из счетчиков 3 и 4. В указанном выше примере обнулилс  счетчик п-К, т.е. счетчик 4. Это значит , что процесс преобразовани  двоичного кода числа 3 в биномиальный код с разр дностью и числом единиц завершилс .One of the counters 3 and 4 did not reset. In the example above, the PK counter was reset, i.e. counter 4. This means that the process of converting the binary code of the number 3 into a binomial code with a width and a number of ones has been completed.

Чтобы биномиальный код преобразо- 5 вать в равномерный, необходимо дописать недостающие единицы, пока не исчерпаетс  счетчик единиц К.In order to convert the binomial code into a uniform code, it is necessary to add the missing units until the unit counter K is exhausted.

После того, как содержимое счетчика 4 стало равным нулю, с выхода пере-, носа счетчика 4 поступает сигнал на третий вход блока 6 синхронизации , т.е. на асинхронный сбросовый вход триггера 20 и вход элемента , ИЛИ 22. Триггер 20 устанавливаетс  в О. При этом сигнал с инверсного выхода триггера 20 разрешает выборку счетчика 3, а сигнал с пр мого выхода триггера 20 запрещает выборку счетчика 4, т.е. счетчик 4 самобло-After the contents of counter 4 become equal to zero, the output from the nose- and nose-4 output receives a signal to the third input of the synchronization unit 6, i.e. to the asynchronous fault input of the trigger 20 and the input of the element, OR 22. The trigger 20 is set to O. The signal from the inverse output of the trigger 20 allows the sampling of counter 3, and the signal from the direct output of the trigger 20 prohibits sampling of the counter 4, i.e. 4 self-counter

00

5five

кируетс  на нулевом содержимом. Таким образом, по каждому синхронизирующему импульсу по входу 12 преобразовател  будет уменьшать свое содержимое счетчик 3 и в регистр 9 числа будут последовательно заноситьс  единицы до тех пор, пока счетчик 3 не обну- литс . Как только содержимое счетчи- |ка 3 станет равным нулю, с его выхода переноса сигнал поступит на второй вход блока 6 синхронизации, т.е. на другой вход элемента ИЛИ 22, Сигналы переноса со счетчиков 3 и 4 откроют элемент ИЛИ 22 и/сигнал с его выхода поступит на шестой выход блока 6 синхронизации , т.е. на выход 19 преобразовател ,, свидетельству  о конце работы преобразовател . ПРИ этом в ое- гистр 9 числа будет числова  комбинаци  011101, В регистре 0 числа будет шесть единиц 111,11 1 по числу тактов преобразовател , так как на его вход посто нно заведена единица. Это маска значимости, т.е„ только 6 разр дов выходного кода действительны. Маска значимости соответствует числу разр дов выходного кода.nicked at zero content. Thus, for each clock pulse at input 12 of the converter, counter 3 will decrease its contents and numbers will be entered in register 9 consecutively until counter 3 is reset. As soon as the contents of the counter | 3 become equal to zero, from its transfer output the signal will go to the second input of the synchronization unit 6, i.e. to another input of the element OR 22, the transfer signals from counters 3 and 4 will open the element OR 22 and / the signal from its output will go to the sixth output of synchronization unit 6, i.e. on output 19 of the converter, certificate of the end of operation of the converter. In this case, in the register 9, there will be a numerical combination of 011101, In register 0, the numbers will have six units 111.11 1 according to the number of ticks of the converter, since the unit is constantly inputted at its input. This is a mask of significance, that is, only 6 bits of the output code are valid. The mask of significance corresponds to the number of bits of the output code.

Claims (2)

Таким образом, число тактов работы преобразовател , определ ющее его быстродействие, не зависит от веса разр дов исходього двоичного числа и определ етс  числом разр дов кода с посто нным весом п. За счет поразр дного взвешивани  повышаетс  быстродействие преобразовател . Формула изобретени  1. Преобразователь кодов, содержащий регистр текущей выборки, первый вход которого  вл етс  одноименным входом преобразовател , выход соединен с первым входом сумматора, блок сравнени , первый счетчик, первый вход которого  вл етс  вторым входом преобразовател , и первый регистр числа, выход которого  вл етс  первым выходом преобразовател , отличающийс  тем, что, с целью повышени  быстродействи  преобразовател , в него введен второй регистр числа, блок синхронизации, второй и третий счетчики и формирователь кодов, выход которого соединен с вторым входом сумматора и первым входом блока сравнени , выход которого соединен с первым входом блока синхронизации , первый выход КОТОРОГО соединен с первыми входами первого регистра числа и второго счетчика,Thus, the number of clock cycles of the converter, which determines its speed, does not depend on the weight of the digits of the initial binary number and is determined by the number of bits of the code with a constant weight n. Due to the bitwise weighting, the speed of the converter is increased. Claim 1. A code converter comprising a current sample register, the first input of which is the converter input of the same name, an output connected to the first input of the adder, a comparison unit, the first counter, the first input of which is the second input of the converter, and the first number register whose output is the first output of the converter, characterized in that, in order to increase the speed of the converter, a second number register, a synchronization block, second and third counters, and a code generator are introduced into it whose output is connected to the second input of the adder and the first input of the comparison unit, the output of which is connected to the first input of the synchronization unit, the first output of which is connected to the first inputs of the first register of the number and the second counter, 5five 00 5five 00 5five 00 5five 00 первый выход которого соединен с вторым входом блока синхронизации, второй выход которого соединен с третьим входом сумматора, выход первого счетчика и второй выход второго счетчика соединены с первым и вторым входами формировател  кодов соответственно, второй вход блока сравнени  подключен к выходу регистра текущей выборки, выход сумматора соединен с вторым входом регистра текущей выборки, выход третьего счетчика соединен с третьим входом блока синхронизации, третий выход которого соединен с первым входом третьего счетчика, вторые входы второго и третьего счетчиков, четвертый вход блока синхронизации, третий вход регистра текущей выборки, второй вход первого регистра числа и первый вход второго регистра числа подключены к второму входу преобразовател , четвертый вход регистра текущей выборки , вторые входы первого счетчика и второго регистра числа и третьи входы второго и третьего счетчиков и первого регистра числа объединены и  вл ютс  третьим входом преобразовател , третий вход первого счетчика и четвертые входы второго и третьего счетчиков  вл ютс  соответственно четвертым - шестым входами преобразовател , выход второго регистра числа и четвертый выход блока синхронизации  вл ютс  вторым и третьим выходами преобразовател  соответственно. the first output of which is connected to the second input of the synchronization unit, the second output of which is connected to the third input of the adder, the output of the first counter and the second output of the second counter are connected to the first and second inputs of the code generator, respectively, the second input of the comparison unit is connected to the output of the current sample register, the output of the adder connected to the second input of the current sample register, the output of the third counter is connected to the third input of the synchronization unit, the third output of which is connected to the first input of the third counter, sec e inputs of the second and third counters, the fourth input of the synchronization unit, the third input of the current sample register, the second input of the first number register and the first input of the second number register are connected to the second input of the converter, the fourth input of the current sample register, the second inputs of the first counter and the second number register and the third inputs of the second and third counters and the first register of numbers are combined and are the third input of the converter, the third input of the first counter and the fourth inputs of the second and third counters are respectively -retarded fourth - sixth input transducer, the output of the second register and the fourth output of the synchronization unit are outputs of the second and third transducer, respectively. 2. Преобразователь по п. отличающийс  тем, что блок синхронизации содержит триггер, элемент ИЛИ и элемент ИЛИ-НЕ, первые входы триггера и элемента ИЛИ объединены и  вл ютс  вторым входом блока синхронизации, инверсный выход триггера соединен с первым входом элемента ИЛИ-НЕ и  вл етс  первым выходом блока синхронизации, вторые входы триггера и элемента ИЛИ-НЕ объединены и  вл ютс  четвертым входом блока синхронизации, третий вход триггера и второй вход элемента ИЛИ объединены и  вл ютс  третьим входом блока синхронизации, четвертый вход триггера  вл етс  первым входом блока синхронизации, выход элемента ИЛИ-НЕ, пр мой выход триггера и выход элемента ИЛИ  вл ютс  соответственно вторым, третьим и четвертый: выходами блока синхронизации.2. The converter according to claim 2, wherein the synchronization unit contains a trigger, the OR element and the OR-NOT element, the first inputs of the trigger and the OR element are combined and are the second input of the synchronization unit, the inverse output of the trigger is NOT and is the first output of the synchronization unit, the second inputs of the trigger and the OR element are NOT combined and are the fourth input of the synchronization unit, the third trigger input and the second input of the OR element are combined and are the third input of the synchronization unit, the fourth input the trigger is the first input of the synchronization unit, the output of the OR-NOT element, the direct output of the trigger and the output of the OR element are respectively the second, third and fourth: outputs of the synchronization unit. ZWZw гт %№gt% № 25(3)25 (3) 2121 2ffM2ffM 2222 30(f)30 (f)