SU1539999A2 - Automatic frequency ring-tuning device - Google Patents

Abstract

Изобретение относитс  к радиотехнике. Цель изобретени  - повышение быстродействи . Устройство автоматической подстройки частоты содержит делитель 1 с переменным коэф.делени , кодозадающий блок 2, частотный детектор 3, опорный г-р 4, интерационный вычислительный блок 5, преобразователь 6 код-напр жение, перестраиваемый г-р 7, смеситель 8, умножитель 9 частоты, ключ 10, счетчики 11 и 17, блок сравнени  12 кодов, регистр 13 последовательных приближений, формирователь 14 импульсов, триггеры 15, 20 и 25, эл-т И 16, дешифратор 18, эл-ты ИЛИ 19 и 26, удвоитель 21 частоты, коммутатор 22, реверсивный счетчик 23 и блок сдвига 24 кода. Цель достигаетс  путем обеспечени  работы с удвоенной тактовой частотой. 1 ил.The invention relates to radio engineering. The purpose of the invention is to increase speed. The device for automatic frequency control contains a divider 1 with variable division factor, code-assigning unit 2, frequency detector 3, reference g. 4, interactive computing unit 5, code-voltage converter 6, tunable g-7, mixer 8, multiplier 9 frequencies, key 10, counters 11 and 17, block of comparison of 12 codes, register of 13 successive approximations, driver of 14 pulses, triggers 15, 20 and 25, el-16 AND, decoder 18, el-OR 19 and 26, doubler 21 frequency switch 22, the reversible counter 23 and the block shift 24 code. The goal is achieved by providing double-clock operation. 1 il.

Description

сд соsd with

СОWITH

Изобретение относитс  к радиотехнике , может быть использовано в устройствах автоподстройки частоты.The invention relates to radio engineering, can be used in devices for automatic frequency control.

Целью изобретени   вл етс  повышение быстродействи .The aim of the invention is to increase speed.

На чертеже представлена структурна  электрическа  схема устройства. Устройство содержит делитель 1 с переменным коэффициентом делени , кодозадающий блок 2, частотньй детектор (ЧД) 3, опбрный генератор (ОГ) 4, итерационный вычислительный блокThe drawing shows a structural electrical circuit of the device. The device contains a divider 1 with a variable division factor, a code-assigning unit 2, a frequency detector (PR) 3, an optic generator (OG) 4, an iterative computing unit

Й(ИВБ) 5, преобразователь 6 код - напр жение , перестраиваемый генератор 7, смеситель 8, умножитель 9 частоты,TH (IVB) 5, converter 6 code - voltage, tunable generator 7, mixer 8, frequency multiplier 9,

I ключ 10, счетчик 11, блок 12 сравне- ни  кодов, регистр 13 последователь-I key 10, counter 11, block 12 in comparison with codes, register 13 sequential

1ных приближений, формирователь 14 импульсов s первый триггер 15, элемент И 16, дополнительный счетчик 17, дешифратор 18, элемент ИЛИ 19, второй триггер 20, удвоитель 21 частоты, коммутатор 22, реверсивный счетчик 23, блок сдвига кода (БСК) 24, дополнительный триггер 25, дополнительный элемент ИЛИ 26..1 approximations, pulse shaper 14 s first trigger 15, element AND 16, additional counter 17, decoder 18, element OR 19, second trigger 20, frequency doubler 21, switch 22, reversible counter 23, code shift block (BSK) 24, additional trigger 25, optional element OR 26 ..

Устройство работает следующим образом .The device works as follows.

Величина управл ющего напр жени  на выходе преобразовател  6 код - напр жение может принимать п фиксированных значений. Число п обычно выбираетс  исход  из требуемой точности подстройки перестраиваемого генератора 7 следующим образом:The magnitude of the control voltage at the output of the converter 6 code - voltage can take n fixed values. The number n is usually chosen on the basis of the required accuracy of adjustment of the tunable generator 7 as follows:

п int(fn int (f

макс J + max j +

где fwhere f

максMax

иЈand

МНИINR

int... int ...

-соответственно мак- симальна  и минимальна  частота перестраиваемого генератора 7;- accordingly the maximum and minimum frequency of the tunable generator 7;

-означает операцию вз ти  целой части числа, заключенного в скобки.- means the operation of taking the integer part of the number enclosed in brackets.

В соответствии с выбранным значением п число двоичных разр дов реверсивного счетчика 23 и вход щего в итерационный вычислительный блок 5 регистра 13 выбираетс  равнымIn accordance with the selected value n, the number of binary bits of the reversible counter 23 and the register 13 included in the iterative computing unit 5 is chosen to be

 

int + 1 .int + 1.

В статическом режиме после окончани  подстройки частота сигнала на выходе перестраиваемого равнаIn the static mode after the adjustment is completed, the frequency of the signal at the output of the tunable is equal to

генератор 7generator 7

вы.you.

f0N + pfe ± ff0N + pfe ± f

С Ш C W

5five

00

5five

00

5five

00

5five

00

5five

где f сwhere f with

NN

оыoy

частота ОГ 4;exhaust frequency 4;

коэффициент делени  делител  1, величина которого устанавливаетс  кодозадающим блоком 2; the division factor of divider 1, the value of which is established by code-giving unit 2;

коэффициент умножени  умножител  9;multiplier of multiplier 9;

величина абсолютной погрешности частоты., не превышающа  требуемой точности подстройки и f ,the magnitude of the absolute frequency error. not exceeding the required accuracy of the adjustment and f,

На частотный детектор 3 поступают сигналы, частоты которых отличаютс  друг от друга на величину f0bl/N. Это значение разницы частот не превышает величины зоны нечувствительности ЧД 3, котора  выбираетс  равной f/Ы 0 с В этом случае на выходе ЧД 3 имеетс  посто нный уровень напр жени , в регистре 13 и реверсивном счетчике 23 сохран етс  код, соответствующий требуемой рабочей частоте, триггеры 25 и 20 наход тс  в состо нии, при котором сигналы с выходов коммутатора 22 и смесител  8 не проход т соответственно через элемент И 16 и ключ 10 на входы счетчиков 17 и II соответственно . Триггер 15 находитс  в нулевом состо нии, в результате чего на выход коммутатора 22 проходит сигнал с выхода ОГ 4 частотой Ј0 , а БСК 24 передает входной код на выход без сдвига. При смене кода частоты в кодозада- ющем блоке 2 измен етс  коэффициент делени  делител  1, и частотна  ошибка между сравниваемыми сигналами ЧД 3 превышает величину его зоны нечувствительности . В результате на выходе ЧД 3 формируетс  сигнал, который поступает на вход ИВБ 5, следствием чего  вл етс  по вление импульса на выходе формировател  14, л начинаетс  процесс подстройки.Frequency detector 3 receives signals whose frequencies differ from each other by the value of f0bl / N. This value of the frequency difference does not exceed the value of the BH 3 insensitivity zone, which is chosen to be f / Ы 0 s In this case, the output of the BH 3 has a constant voltage level, in the register 13 and the reversing counter 23 the code corresponding to the required operating frequency is stored, the triggers 25 and 20 are in a state where the signals from the outputs of the switch 22 and the mixer 8 do not pass through the element 16 and the key 10 to the inputs of counters 17 and II, respectively. The trigger 15 is in the zero state, as a result of which the output of the switch 22 passes the signal from the output of the exhaust gas 4 at the frequency Ј0, and the bcc 24 transmits the input code to the output without shifting. When changing the frequency code in the code block 2, the division factor of divider 1 changes, and the frequency error between the compared signals of PD 3 exceeds the value of its deadband. As a result, a signal is formed at the output of the BF 3, which is fed to the input of the VBB 5, which results in the appearance of a pulse at the output of the driver 14, the process of adjustment starts.

Подстройка частоты осуществл етс  в два этапа. На первом этапе система автоподстройки работает в режиме смещени  границ исследуемого диапазона частот за счет последовательного половинного делени  диапазона перестройки во врем  каждого цикла. При этом производитс  поразр дное изменение выходного кода ИВБ 5 и его коррекци  на основе сигнала частотногоThe frequency adjustment is carried out in two stages. At the first stage, the auto-tuning system operates in the mode of shifting the boundaries of the frequency range under study due to the successive half-division of the tuning range during each cycle. In this case, a bitwise change is made to the output code of the VBB 5 and its correction based on the frequency signal

рассогласовани , формируемого блоком 12. Реверсивный счетчик 23 работает на этом этапе как буферный регистр. На первом этапе подстройка осуществл етс  за k циклов, каждый из которых состоит из 1 тактов измерени  и двух дополнительных тактов. Максимальное число циклов kMOKC определ етс  количеством разр дов .регистра 13the mismatch generated by block 12. Reversible counter 23 operates at this stage as a buffer register. At the first stage, the adjustment is carried out in k cycles, each of which consists of 1 measurement cycles and two additional cycles. The maximum number of kMOKC cycles is determined by the number of bits of the register. 13

кость которого выбираетс  равной h - 1 + 2.whose bone is chosen to be h - 1 + 2.

Дешифратор 8 осуществл ет преобразование кода дополнительного счетчика 17 в трехразр дный позиционный код на своих выходах в соответствии с таблицей истинностиThe decoder 8 converts the code of the additional counter 17 into a three-bit position code at its outputs in accordance with the truth table.

10ten

макс Max

m int С log 2n 1 + 1 m int log 2n 1 + 1

Число тактов измерени  в каждом цикле зависит от требуемой точности подстройки иf т 24f и частоты, поступающей на тактовый вход ИВБ 5The number of measurement cycles in each cycle depends on the required accuracy of adjustment and f t 24f and the frequency supplied to the clock input of the IVB 5

1 int С 2 fc tut i + 1 int f0/df J + 1.1 int С 2 fc tut i + 1 int f0 / df J + 1.

На втором этапе подстройки, состо щем из одного цикла, производитс  измерение частотного рассогласовани  с удвоенной точностью (df) дл  значе- ни  кода управлени , записанного в реверсивном счетчике 23 после окончани  первого этапа, и коррекци  этого значени  на плюс-минус единицу младшего разр да при необходимости в соот ветствии с алгоритмом описанным ниже. Таким образом, подстройка частоты в предложенном устройстве производитс  за (те+1) циклов.In the second stage of the adjustment, consisting of one cycle, the frequency error is measured with doubled accuracy (df) for the value of the control code recorded in the reversible counter 23 after the end of the first stage, and the correction of this value by plus or minus one least significant bit if necessary, in accordance with the algorithm described below. Thus, the frequency adjustment in the proposed device is performed in (those + 1) cycles.

Первый цикл подстройки начинаетс  после по влени  импульса на выходе формировател  14 импульсов, который устанавливает первый триггер 15 и дополнительный триггер 25 в единичное состо ние, а дополнительный счетчик 17 и регистр 13 в нулевое состо ние. Единичный выходной сигнал первого триггера 15 переключает коммутатор 22 в состо ние, когда на его выход проходит сигнал 2 Ј0 с выхода опорного нератора 4 через удвоитель 21, этот сигнал переключает БСК 24 в состо ние, обеспечивающее сдвиг кода частотного рассогласовани  с выхода счетчика 11 влево на один разр д, т.е. умножение на два, и через дополнительный элемент ИЛИ 26 переводит реверсивный счетчик 23 в режим работы буферного регистра, запреща  работу в режиме счета. Единичный сигнал на выходе третьего триггера 25 разрешает прохождение импульсов удвоенной тактовой частоты 2 Ј0 через элемент И 16 на вход дополнительного счетчика 17, емThe first adjustment cycle begins after the appearance of a pulse at the output of the pulse former 14, which sets the first trigger 15 and the additional trigger 25 to the one state, and the additional counter 17 and the register 13 to the zero state. The single output signal of the first trigger 15 switches the switch 22 to the state when a 2 Ј 0 signal from the output of the reference oscillator 4 passes through its output doubler 21, this signal switches the BSK 24 to the state providing the code for the frequency error from the output of the counter 11 to the left single bit, i.e. multiplication by two, and through the additional element OR 26 translates the reversible counter 23 into the operating mode of the buffer register, prohibiting the operation in the counting mode. A single signal at the output of the third trigger 25 permits the passage of pulses of twice the clock frequency of 2 Ј0 through AND 16 to the input of the additional counter 17, I eat

1515

2020

3535

25 зо 25 so

40 4540 45

00

5five

Во врем  первого такта на парном выходе дешифратора 18 формируетс  сигнал логической единицы, который производит установку счетчика 11 в нулевое состо ние.During the first clock cycle, at the pair output of the decoder 18, a logical unit signal is generated, which sets the counter 11 to the zero state.

При переходе к второму такту по перепаду сигнала из единицы в нуль на первом выходе дешифратора 18 производитс  запись единицы в m-й (старший ) разр  д регистра 13 на первом ,цикле, а на i-м цикле подстройки в (m-i+1)-й разр д. Этот же сигнал производит перезапись кода регистра 13 в реверсивный счетчик 23, и этот код после преобразовани  в преобразователе 6 в управл ющее напр жение определ ет частоту выходного сигнала перестраиваемого генератора 7.At the transition to the second clock cycle by the signal drop from one to zero, the first output of the decoder 18 records the unit in the m-th (senior) register register 13 on the first cycle, and on the i-th adjustment cycle in (m-i + 1 ) th digit. The same signal overwrites the register code 13 into the reversible counter 23, and this code, after being converted in the converter 6 into the control voltage, determines the frequency of the output signal of the tunable generator 7.

Во врем  второго такта единичный сигнал на втором выходе дешифратора 18 устанавливает второй триггер 20 в единичное состо ние, которое обеспечивает замыкание ключа 10 и разрешает тем самым прохождение выходного сигнала смесител  8 на вход счетчика 11.During the second cycle, a single signal at the second output of the decoder 18 sets the second trigger 20 to a single state, which ensures the closure of the key 10 and thereby allows the output signal of the mixer 8 to pass to the input of the counter 11.

В течение последующих 1 тактов на выходе второго триггера 20 сохран етс  сигнал единичного уровн  и производитс  измерение частоты выходного (Сигнала смесител  8 путем заполнени  счетчика 11.For the next 1 clock cycles, the output of the second flip-flop 20 saves the signal of a single level and measures the frequency of the output (Mixer 8 signal by filling the counter 11.

Во врем  (1 + 2)-го такта единичный сигнал на третьем выходе дешифратора 18 устанавливает второй триггер 20 в нулевое состо ние, размыка  тем самым ключ 10 и прекраща  заполнение счетчика 11. За врем  этого такта производитс  сравнение кода, накопленного счетчиком 11 к моменту окончани  счета М N1, с кодом на выходё кодозадающего блока 2 N vnp с уче- тфм масштабного множител  1 и изменение ( в случае необходимости кода, хран щегос  в регистре 13.During the (1 + 2) -th clock cycle, a single signal at the third output of the decoder 18 sets the second trigger 20 to the zero state, thereby opening the key 10 and stopping filling the counter 11. During this time, the code accumulated by the counter 11 is compared to the moment termination of the account M N1, with the code on the output of the code-generating unit 2 N vnp, taking into account the scale factor 1 and the change (if necessary, the code stored in register 13.

По результатам сравнени  кодов в блоке 12 сравнени  кодов возможныAccording to the results of the comparison of codes in block 12 comparison of codes are possible

три варианта: М Ny)lp; M three options: M Ny) lp; M

W мW m

NUBP. Nubp

При М МуП„ на первом выходе блока 12 формируетс  сигнал логической единицы С на втором - пуль),, который поступает на соответствующий вход регистра 13 и производит остановку вычислений , поскольку в этом случае кодова  комбинаци  в регистре 13 и, соответственно, реверсивном счетчике 2J3 сооттетствует отклонению частоты перестраиваемого генератора 7 от заданного значени  на величину f , не превышающую требуемой на данном эта- пр точности подстройки 4f,.When M MUP "at the first output of block 12, a signal of logical unit C is formed on the second one - bullets), which goes to the corresponding input of register 13 and stops the calculation, since in this case the code combination in register 13 and, accordingly, the reversible counter 2J3 the frequency deviation of the tunable generator 7 from the specified value by an amount f not exceeding the accuracy of adjustment 4f required at this stage.

Этот же сигнал проходит через элемент ИЛИ 19 и устанавливает первый триггер 15 в нулевое состо ние. После чего начинаетс  второй этап подстройки .The same signal passes through the element OR 19 and sets the first trigger 15 to the zero state. Then the second stage of adjustment begins.

При М . N упр сигнал логической , единиц формируетс  на втором выходе (На первом - нуль) блока 12 и, поступа  на соответствующий вход регистра 1р7 осуществл ет коррекцию кода регистра 13 - сброс в нуль старшего ррзр да па первом цикле подстройки и (m-i+l)-ro разр да на i-м цикле. Коррекци  состо ни  соответствующих разр дов реверсивного счетчика 23 производитс  на следующем цикле подстройки при переходе от первого такта к второму одновременно с записью единицы в следующий (младший) разр д регистра 13 последовательных приближений.With m N control signal is logical, units are formed at the second output (at the first is zero) of block 12 and, arriving at the corresponding input of register 1p7, performs correction of register code 13 — reset to higher-order pp and in the first adjustment cycle and (m-i + l ) -ro bit on the i-th cycle. Correction of the state of the corresponding bits of the reversible counter 23 is performed in the next adjustment cycle during the transition from the first cycle to the second simultaneously with recording the unit to the next (lower) bit of the register 13 successive approximations.

При М N уПр на обоих выходах блока 12 формируютс  сигналы логического нул  корректировка кода регистра 13 и9 соответственно, реверсивного счетчика 23 не происходит, поскольку в ранном случае дл  уменьшени  частотного рассогласовани  необходимо увеличить управл ющее напр жение с выхода преобразовател  6.When M N UPr, the logic zero signals are formed at both outputs of block 12; register code 13 and 9 respectively, a reversible counter 23 does not occur, because in the early case, to reduce the frequency error, it is necessary to increase the control voltage from the output of the converter 6.

После окончани  (1 + 2)-го такта заканчиваетс  i-й/ цикл подстройки, в результате которого определено значение (m-i+l)-ro разр да регистра 13 по- следовательных приближений.. Определение значени  разр дов регистра 13 в ходе подстройки частоты происходит от старших разр дов к младшим.After the end of the (1 + 2) th cycle, the i-th / adjustment cycle ends, as a result of which the value of the (m-i + l) -ro register bit 13 of successive approximations is determined. Determining the value of register bits 13 during Frequency tuning occurs from high to low.

Далее процесс подстройки повтор етс  в соответствии с описанным алгоритмом до окончани  цикла, на котором фиксируетс  равенство кодов, либо до завершени  всех m циклов.Further, the adjustment process is repeated in accordance with the described algorithm until the end of the cycle, on which the equality of the codes is fixed, or until the completion of all m cycles.

Таким образом, после окончани  первого этапа на выходе элемента ИЛИ 19 формируетс  единичный сигнал,Thus, after the end of the first stage, a single signal is generated at the output of the element OR 19,

0 который устанавливает первьй триггер 15 в нулевое состо ние, однако третий триггер 25 своего состо ни  не измен ет, и импульсы тактовой частоты проход т через элемент И 16 на вход0 which sets the first trigger 15 to the zero state, however, the third trigger 25 does not change its state, and the clock pulses pass through the element 16 to the input

5 дополнительного счетчика 17.5 additional counters 17.

На втором этапе подстройки нулевой выходной сигнал первого триггера 15, поступа  на вход управлени  коммутатора 22, переключает его таким обра0 зом, что на его выход проходит сигнал с частотой спорого генератора Ј0 . Этот же сигнал нулевого уровн  посту- опает на вход управлени  БСК 24 и устанавливает его в состо ние, обеспе,5 чивающее трансл цию входного кода на выход блока без сдвига, а также на второй вход дополнительного элемента ИЛИ 26, снима  тем самым блокировку коррекции кода реверсивного счетчикаAt the second stage of adjustment, the zero output signal of the first trigger 15, arriving at the control input of the switch 22, switches it in such a way that a signal with the frequency of the special generator Ј0 passes to its output. The same zero-level signal enters the BSK 24 control input and sets it to a state providing 5 translations of the input code to the block output without shifting, as well as to the second input of the additional element OR 26, thereby removing the code correction lock. reversible counter

0 23, котора  была на первом этапе.0 23, which was at the first stage.

Далее процесс подстройки, описанный выше, повтор етс . Отличие состоит в том, что длительность каждого такта, в том числе и времени счета,Next, the adjustment process described above is repeated. The difference is that the duration of each measure, including the counting time,

5 в два раза больше, чем на первом этапе .5 two times more than in the first stage.

Единичное состо ние дополнительного триггера 25 разрешает прохождение сигнала тактовой частоты 1:0 черезThe single state of the additional trigger 25 permits the passage of a 1: 0 clock signal through

0 элемент И 16 на вход дополнительного счетчика 17. Во врем  первого такта на первом выходе дешифратора 18 формируетс  сигнал логической единицы, который устанавливает счетчик 11 в0 element AND 16 to the input of the additional counter 17. During the first clock cycle, the first output of the decoder 18 generates a signal of the logical unit, which sets the counter 11 to

5 нулевое состо ние.5 zero state.

При переходе к второму такту перепад сигнала из 1 в О на первом выходе дешифратора 18 переписывает состо ние регистра 13 в реверсивныйIn the transition to the second cycle, the signal drop from 1 to O at the first output of the decoder 18 rewrites the state of register 13 to reversible

Q счетчик 23, при этом состо ние регистра 13 не измен етс . Единичный сигнал на втором выходе дешифратора 18 устанавливает второй -триггер 20 в единичное состо ние, которое обеспег чивает замыкание ключа 10 и разрешает тем самым прохождение выходного сигнала смесител  8 через ключ 10 на вход счетчика 1. В течение следующих 1 тактов на выходе второго триггераQ counter 23, while register 13 does not change. A single signal at the second output of the decoder 18 sets the second trigger 20 to a single state, which ensures the closure of the key 10 and thereby allows the output signal of the mixer 8 to pass through the key 10 to the input of the counter 1. For the next 1 clock cycle at the output of the second trigger

20 сохран етс  сигнал единичного уро« вн  и производитс  измерение частоты выходного сигнала смесител  8 с удвоенной точностью путем заполнени  счет чика 11. На (1 + 2)-м такте единичный сигнал формируетс  на третьем выходе дешифратора 18 и устанавливает второй триггер 20 в нулевое состо ние, размыка  тем самым ключ 10 и прекра- ща  заполнение счетчика П. Далее за врем  этого такта производитс  сравнение кода, накопленного к моменту окончани  счета счетчика 11, с кодом на выходе кодозадающего блока 2. После окончани  (1 t 2)-го такта перепад сигнала из 1 в О на третьем выходе дешифратора 18 поступает на тактовый вход дополнительного триггера 25 и устанавливает на его выходе состо - ние, равное входному, т.е. нулевое, так как первый триггер 15 установлен в нулевое состо ние при переходе от первого этапа к второму. Нулевой сигнал на выходе дополнительного тригге- ра 25, поступа  на элемент И 16, запрещает прохождение сигнала тактовой частоты f на вход дополнительного счетчика 17.20 a single level signal is saved and the frequency of the output signal of the mixer 8 is measured with doubled accuracy by filling the counter 11. At the (1 + 2) th cycle, a single signal is generated at the third output of the decoder 18 and sets the second trigger 20 to zero state key, thereby opening the key 10 and stopping the filling of the counter P. Next, during this time, the code accumulated by the end of the counting of the counter 11 is compared with the code at the output of the code-leading unit 2. After the end of the (1 t 2) -th clock signal drop h 1 On the third output of the decoder 18 is supplied to the clock input of the additional flip-flop 25 and sets its output state - of equal input, i.e. zero, since the first trigger 15 is set to the zero state when going from the first stage to the second. A zero signal at the output of the additional trigger 25, applied to the element And 16, prohibits the passage of the signal of the clock frequency f to the input of the additional counter 17.

По результатам сравнени  кодов на (1 + 2)-м такте второго этапа под-, стройки также возможны три варианта: М Nvnp; М Nynp ; М Nynp.By comparing the codes on the (1 + 2) -th step of the second stage of the setup, three options are also possible: М Nvnp; M Nynp; M Nynp.

При М К v,np на первом выходе блока 12 формируетс  сигнал логической единицы, а на втором - нуль. Этот сигнал не измен ет состо ни  регистра 13 и через дополнительньй элемент ИЛИ 26 осуществл ет блокировку коррекции состо ни  реверсивного счетчика 23, ко- торое в этом случае не измен етс .When M K v, np, a signal of a logical unit is formed at the first output of block 12, and a zero signal is generated at the second output. This signal does not change the state of register 13 and, through an additional element OR 26, blocks the correction of the state of the reversible counter 23, which in this case does not change.

При М Nvnp сигнал логической единицы формируетс  на втором выходе на первом - нуль блока 12. Под действием этого сигнала, поступающего на информационный вход реверсивного счетчика 2.3, в тактовьй момент времени, определ емый перепадом из 1 в О сигнала на третьем выходе дешифратора 18, производитс  коррекци  кода ревер сивного счетчика 23 на единицу младшего разр да в сторону уменьшени . At M Nvnp, a logical unit signal is generated at the second output on the first — zero of block 12. Under the action of this signal, which arrives at the information input of the reversible counter 2.3, at a time point determined by the difference from 1 to O signal at the third output of the decoder 18, Correction of the code of the reversing counter 23 by a unit of the least significant bit in the direction of decreasing.

При М N ч(Пр на обоих выходах блбг ка 12 формируютс  сигналы нулевого уровн .. Под действием нулевого сигна- ла на втором выходе блока 12 в момент перехода сигнала на. третьем выходе де- дешифратора 18 из 1 в О произвол- дите  коррекци  кода реверсивногоWhen M N h (Pr on both outputs of blbg ka 12, signals of zero level are formed. Under the effect of the zero signal on the second output of block 12, at the moment of the signal transition on the third output of the decoder 18 of 1 in O, correct the code reversible

счетчика 3 на единицу младшего раз-р да в сторону увеличени .counter 3 per unit junior-p yes upwards.

Процесс подстройки на этом заканчиваетс .The adjustment process ends there.

Таким образом, максимальное врем  поиска кодовой комбинации, соответствующей заданной частоте перестраиваемого генератора 7 с ошибкой,не превышающей заданного значени  df, равноThus, the maximum search time for a code combination corresponding to a given frequency of the tunable generator 7 with an error not exceeding the specified value df is equal to

t (га + 2)(1 + 2)/2 f .t (ha + 2) (1 + 2) / 2 f.

О ABOUT

Быстродействие известного устройства равноThe speed of the known device is

t m (I + 2)/f 0.t m (I + 2) / f 0.

Таким образом, быстродействие предлагаемого устройства при m 3 в (2 m/m + 2) раза выше, чем у известного устройства при одинаковой точ- ;ности подстройки. Это достигаетс  благодар  работе с удвоенной тактовой частотой 2 f0 , а требуема  точность подстройки обеспечиваетс  дополнительным циклом подстройки с удвоенной точностью (тактова  частота равна Ј0) и последующей коррекцией кода управлени  .Thus, the performance of the proposed device with m 3 in (2 m / m + 2) times higher than that of the known device with the same accuracy of adjustment. This is achieved by working with a double clock frequency of 2 f0, and the required accuracy of the adjustment is provided by an additional cycle of adjustment with double accuracy (the clock frequency is последующей0) and the subsequent correction of the control code.

Claims (1)

Формула изобретени Invention Formula Устройство автоматической подг-. стройки частоты по авт. св. № 1298915 отличающеес  тем, что, с целью повышени  быстродействи , так тактовьй вход итерационного, вычислительного блока соединен с выходом опорного генератора через введение последовательно соединенные удвоитель частоты и коммутатор, второй вход которого подключен к выходу опорного генератора, выход итерационного вычислительного блока соединен с входом преобразовател  код - напр жение че4- рез .введенный реверсивный счетчик, при этом входами реверсивного счетчика  вл ютс  входы начальной установки , а выходами - разр дные выходы реверсивного счетчика, выход счетчика соединен с входом блока сравнени  кодов через блок сдвига кода, а в итерационном вычислительном блоке выход первого триггера соединен с вторым входом элемента И через введенный дополнительньй триггер, входом которого  вл етс  информационный вход, кроме того, между первым выходом блока сравнени  кодов и входом разрешени The device automatically prep. frequency settings by aut. St. No. 1298915 characterized by the fact that, in order to improve speed, the clock input of the iterative computing unit is connected to the output of the reference generator through the introduction of a serially connected frequency doubler and switch, the second input of which is connected to the output of the reference generator, the output of the iterative computing unit is connected to the input of the converter code - voltage through 4-cut inverse counter, while the inputs of the reversing counter are the inputs of the initial setup, and the outputs are the bit outputs of the roar the counter counter, the counter output is connected to the input of the code comparison block through the code shift block, and in the iterative computing block the output of the first trigger is connected to the second input of the element AND via the input additional trigger, whose input is the information input, in addition, between the first output of the comparison block codes and permission entry 111539999 2111539999 2 счета реверсивного счетчика введендополнительного триггера, вход уста- дополнительный элемент ИЛИ, второйновки которого подключен к выходу вход которого подключен к управл ющимформировател  импульсов, вход разре- входам блока сдвига кода и коммутато- gшени  записи реверсивного счетчика ра, а также к выходу первого тригге-соединен с первым выходом дешифратора , причем вход синхронизации ревер-Ра а информационный вход реверсив- сивного счетчика соединен с третьимного счетчика - с вторым выходом бло- выходом дешифратора и тактовым входомка сравнени  кодов.account of the reversible counter for additional trigger, the input of the additional OR element, the second notation of which is connected to the output of which is connected to the control of the pulse former, the input is allowed for the code shift block and the switch for recording the reversible counter pa, as well as the output of the first trigger connection with the first output of the decoder, and the synchronization input of the reverse-Pa and the information input of the reversible counter is connected to the third counter - with the second output of the decoder's output and clock input and compare codes.