SU1531080A1 - Generator of code pulse trains - Google Patents

Abstract

Изобретение относитс  к автоматике, телемеханике и технике св зи и может быть использовано дл  построени  генераторов тестовых последовательностей различных цифровых систем передачи информации. Цель изобретени  - расширение класса решаемых задач за счет способности ввода ошибки как в структуру кодовой последовательности, так и в структуру кода. Генератор содержит генератор 1 тактовых импульсов, блок 2 микропроцессорного управлени , блок 3 задани  режима, формирователь 4 кодовых комбинаций, формирователь 5 синхроимпульса, таймер 6, кодер 7. Поставленна  цель достигаетс  за счет введени  таймера 6. 6 ил.The invention relates to automation, telemechanics and communication technology and can be used to build test pattern generators of various digital information transmission systems. The purpose of the invention is the expansion of the class of tasks due to the ability to input errors both in the structure of the code sequence and in the structure of the code. The generator contains a generator of 1 clock pulses, a microprocessor control unit 2, a mode setting unit 3, a shaper of 4 code combinations, a shaper of a sync pulse, a timer 6, an encoder 7. The goal is achieved by introducing a timer 6. 6 Il.

Description

елate

0000

4М4M

Изобретение относитс  к автоматике , телемеханике и технике св зи и может быть использовано дл  построени  генераторов тестовых последова- т&пьностей различных цифровых систем передачи информации.The invention relates to automation, telemechanics and communication technology and can be used to build test sequence generators   various digital information transmission systems.

Цель изобретени  - расширение класса решаемых задач за счет способности ввода ошибки как в структуру ко довой последовательности, так и в структуру кода.The purpose of the invention is the expansion of the class of tasks due to the ability to input errors both in the structure of the code sequence and in the structure of the code.

На фиг.1 представлена структурна  схеме генератора кодовых последовательностей импулъсов| на фиг.2 - схе- ма генератора тактовых импульсов; на фиг.3 - схема формировател  кодовых комбинаций на фиг.4 - схема формировател  синхроимпульса) на фиг.5 - схема кодируюцего устройства на фиг.6 - временна  диаграмма работы кодирующего устройства.Figure 1 shows the structural scheme of the generator code sequence impulses | 2 shows a clock pulse generator; FIG. 3 is a diagram of a code pattern generator in FIG. 4 is a sync pulse generator circuit. FIG. 5 is a diagram of a coding device in FIG. 6 is a timing diagram of the operation of a coding device.

Генератор содержит генератор 1 тактовых импульсов, блок 2 микропро- цессорного управлени , блок 3 задани  режима, фор(ирователь 4 кодовых комбинаций , формирователь 5 синхроимпульса , таймер 6, кодер 7, состо щий из кодирукицнх устройств 7.1-7.п. Генератор 1 тактовых импульсов содер - жит кварцевый генератор 8, состо вши из генераторов различных частот 8.1- 8.П, компаратор 9, дешифратор 10 адреса , мультиплексор П, регистр 12 управлени .The generator contains 1 clock pulse generator, microprocessor control block 2, mode setting block 3, odds (generator 4 code combinations, clock generator 5, timer 6, encoder 7 consisting of encoders 7.1-7. Clock generator 1 pulse contains a crystal oscillator 8, consisting of generators of various frequencies 8.1-8. P, comparator 9, address decoder 10, multiplexer P, control register 12.

II

Фори1ц ователь 4 кодовых комбинаций (ФКК) содержит регистр 13 сдвига регистр 14 управлени , блок 15 сумматоров по модулю два (15.1 и 13.2), буферный каскад 16, де в1фратор 17 адреса, мультиплексор 18, сумматор 19 по моАУЛю два, СОЗггриггер 20, буферный каскад 21, CD-триггер 22.Fori 4 code combinations (FCC) contains a shift register 13, a control register 14, a unit 15 modulo-two adders (15.1 and 13.2), a buffer cascade 16, an address switch 17, a multiplexer 18, an adder 19 for MOUL.2, SOS-Griggger 20, a buffer cascade 21, CD flip-flop 22.

Фор(«ро «тель 5 синхроимпульса содержит входной каскад 23, содержа9 й элемент П 23.1 и два элемента 2ИЛИЧ 23.2-23.3, делитель 24 частоты, регистр 25 управлени , буферный каскад 26, деаиф9 атор 27 адреса.The fore ("rotary" clock 5 of the sync pulse contains an input stage 23, containing 9 element P 23.1 and two elements 2LPI 23.2-23.3, a frequency divider 24, a control register 25, a buffer stage 26, an address 27 address.

Кодирующее устройство 7.1 (i«1-n) содержит элемент НЕ 28, элемент ИЛИ-НЕ/ИШ 29, дешифратор 30 адреса, элемент З/ШШ-НЕ 31, делитель 32 на два, управл11юв91й регистр 33, делитель 34 на два, формирователь 35 сигнала ошибки , элемент 36 задержки, су е4атор 37 по модулю два, элемент 38 задержки , элемент НЕ.39, элементы ЗИЛИ-НЕEncoder 7.1 (i "1-n) contains the element NOT 28, the element OR-NOT / ISH 29, the decoder 30 addresses, the element Z / W-NOT 31, the divider 32 into two, control register 91 33, the divider 34 into two, the driver 35 error signals, delay element 36, mod mod 37, delay element 38, element HE.39, elements ZILI-NOT

40 и 41. Кодер 7 содержит п кодирунэ- щих устройств.40 and 41. Encoder 7 contains n encoders.

Генератор работает следующим образом .The generator works as follows.

Первоначально при помощи блока 2 микропроцессорного управлени  (ШУ) задаетс  такой режим работы формировател  5 синхроимпульса, когда на его выходах будет сигнал с тактовой частотой FInitially, using the microprocessor control unit (CU) 2, this mode of operation of the clock generator 5 is set, when its outputs will have a signal with a clock frequency F

р .R .

пP

где f - значение тактовой частоты; п - коэффициент делени  формировател  5 синхроимпульса, работающего в режиме делени . Значение F определ етс  при помощи таймера 6. Задаетс , например, режим счета таймера и считываютс  его показани , например ABCD. Тогда значение тактовой частоты f - п-ЛВСи-Ю Гц.where f is the value of the clock frequency; n is the division ratio of the driver 5 of the sync pulse operating in the division mode. The value of F is determined using timer 6. For example, the timer counting mode is set and its readings are read, for example ABCD. Then the value of the clock frequency f - p-LVCi-Yu Hz.

В зависимости от значени  тактово частоты определ етс  частота ввода ошибки с целью задани  нужного значени  коэффициента ошибок КDepending on the value of the clock frequency, the frequency of error input is determined in order to set the desired value of the error rate K

К,TO,

m f-Тm f-T

где п - число ошибокi f - частота, Гц Т - врем , с. Зададим Т 1 с, откудаwhere n is the number of errors; f is the frequency, Hz T is the time, s. Set T 1 with, where

К - KO - f K - KO - f

Дл  задани  нужного значени  К определ емTo set the desired value, we define

- .-.

Таким образом, при помоци БМУ определ ем необходимое значение дл  задани  К. В зависимости от значени  тактовой частоты можно имитировать режим замираний в линии, когда выход кодирукщего устройства блокируетс  на определенный интервал времени при БМУ. Режим замираний при- суц тнии космической св зи.Thus, using the BMU, we determine the required value for setting K. Depending on the value of the clock frequency, the mode of fading in the line can be simulated when the output of the encoder is blocked for a certain time interval in the BMU. Fading mode of space communications.

Регистр сдвига 13, блок 15 сумматоров по модулю два, мультиплексор 18 образуют генератор И-последователь- ности, режим работы которого устанавливаетс  при ПОМОФ1 сигналов регистра 14 управлени . Вход установки D,подключен к шине с уровнем логической единицы, так как дл  работы генератора М-последовательности необходимо , чтобы в регистр сдвига записалс  хот  бы один единичный символ информации. Буферные каскады 16 и 21 предназначены дл  разветвлени  выходных сигналов ФКК. Триггеры 20 и 22 служат дл  формировани  сигнала ошибки . Допустим, что на четвертом выходе регистра 14 управлени  сформирован положительный перепад напр жени . Так как вход D CUS-триггера присоединен к шине с уровнем логического нул , на инверсном выходе по витс  единичный импульс, который перепишетс  тактовым сигналом на выход CD-триггера с некоторой задержкой, и произойдет обнуление CDS-триггера 20. В следующий тактовых интервал нулева  информаци  с выхода CDS-триггера 20 переписываетс  на выход триггера 22, в результате чего на его выходе формируетс  сигнал (d), длительность которого равна периоду тактовой частоты. На первый вход сумматора 10 по модулю два поступает М-пос ледовательность (сигнал а), на выходе которого формируетс  сигнал СThe shift register 13, the unit 15 modulo-two adders, and the multiplexer 18 form an I-sequence generator, the mode of operation of which is set by POMF1 of the control register 14 signals. The input of installation D is connected to the bus with the level of a logical unit, since for the operation of the M-sequence generator it is necessary that at least one single information symbol be recorded in the shift register. Buffer cascades 16 and 21 are designed to branch out the FCC output signals. Triggers 20 and 22 serve to generate an error signal. Assume that a positive voltage drop is formed at the fourth output of the control register 14. Since the DUS CUS-trigger input D is connected to the bus with a logic zero level, a single pulse is output at the inverse output, which is overwritten with a clock signal at the CD trigger output with some delay, and the CDS trigger 20 is reset. from the output of the CDS flip-flop 20 is rewritten to the output of the flip-flop 22, with the result that at its output a signal (d) is generated, the duration of which is equal to the period of the clock frequency. At the first input of the adder 10, modulo two receives the M-sequence (signal a), at the output of which a signal C is generated

С daVad, когда d ОWith daVad, when d Oh

СWITH

d Сd С

а,but,

1one

а.but.

т.е. происходит инвертирование входной информации - вводитс  ошибка в структуру генерируемой последовательности . Ввод ошибки осуществл етс  по заранее заданной программе и может быть задан программным путем с учетом осо.бенностей объекта измерений .those. input information is inverted — an error is introduced into the structure of the generated sequence. Error input is carried out according to a predetermined program and can be set programmatically, taking into account the specific features of the measurement object.

Формирователь Ь синхроимпульса (фиг.4) п1 едназначен дл  выдачи одного импульса за период следовани  генерируемой последовательности.The synchro pulse generator b (Fig. 4) p1 is designed to output one pulse per the period following the generated sequence.

На вход установки режима счетчика поступают сигналы М-последовательности , програмьшру  счетчик на реверсивный счет. Из структурных свойств М-последовательности известно, что количество г единиц подр д определ етс  степенью порождающего полинома. При помощи регистра управлени  на информационные входы счетчика заноситс  в двоичном коде число г. Если на выходе входного каскада нет сиг0The input of the installation of the counter mode receives the signals of the M-sequence, the program route of the counter to the reversing account. From the structural properties of the M-sequence, it is known that the number of g units is determined by the degree of the generating polynomial. Using the control register, the information inputs of the counter are entered in binary code with the number g. If there is no sig0 at the output of the input stage

5five

00

5five

нала, то в счегчлк записываетс  число г. Когда на выходе входного каскада 23 сигнал с уровнем логической единицы, счетчик начинает работать на вычитание, а на его выходе сигнал в том случае, когда во входном информационном сигнале будет г единиц подр д . В случае блокировки входного каскада сигналом с уровнем логической единицы, подавл емым с выхода регистра 2Ь управлени , счетчик 24 работает в режиме делител , коэффициент делени  которого задаетс  сигналами с выхода регистра управлени . В этом случае на вход логического элемента 23.1 подаетс  сигнал с уровнем логического нул , а на вход логического элемента 23.2 - с уровнем логической единицы.In this case, the number g is written to the counters. When the output of the input stage 23 is a signal with the level of a logical unit, the counter begins to work for subtraction, and the output at its output is when the input information signal contains r units of increment. In the event of an input stage blocking by a signal with the level of a logical unit suppressed from the output of the control register 2b, the counter 24 operates in a divider mode, the division factor of which is determined by the signals from the output of the control register. In this case, a signal with a logic zero level is supplied to the input of logic element 23.1, and a logic one level is fed to the input of logic element 23.2.

Кодер, состо щий из кодирующих устройств 7.1, 7.2,...,7.п, предназначен дл  формировани  сигналов в различных кодах, специфичных дл  линий передачи дискретной информации.The encoder, consisting of coding devices 7.1, 7.2, ..., 7.n, is designed to generate signals in various codes specific to transmission lines of discrete information.

Кроме того, в кодирующих устройствах 7.1,...,7.1 должна быть предусмотрена возмохсность ввода детерминированной ошибки в структуру кода. Q Рассмотрим частный случай формировател  кода СМ1, в котором предусмотрим режим ввода детерминированной ошибки. Информационные и тактовые сигналы (фиг. 6 а,б) поступают соответственно на входы элемента НЕ 28 и 29, на выходах которых формируютс  инверсные сигналы (фиг.6 в,г). Логический элемент 2ИЛИ-НЕ, суммиру  сигналы (фиг.6 в,г), формирует импульсную последовательность (фиг.6 д), котора  поступает на вход делител  ЗА на два, на выходе которого будет импульсный сигнал фиг. бе). Этот сигнал , пройд  через сумматор 37 по модулю два, на втором входе которого дл  определенности предположим наличие сигнала с уровнем логического нул , поступает на первый вход элемента ЗШШ-НЕ 40 на второй вход которого поступает через элемент 36 компенсирующей задержки инверсный информационный сигнал.Допустим, что с вто- рогС выхода регистра 33 управлени  поступает сигнал с уровнем логического нул . Тогда на выходе элемента ЗШ1И-НЕ 40 формируетс  последовательность (фиг. 6 ж). На выходе элемента ЗИЛИ-НЕ 41 в результате суммировани  информационного сигнала, поступающе5In addition, encoders 7.1, ..., 7.1 should provide for the possibility of entering a deterministic error in the code structure. Q Consider a special case of the CM1 code driver, in which we will consider the mode of inputting a deterministic error. The information and clock signals (Fig. 6 a, b) are received respectively at the inputs of the element HE 28 and 29, the outputs of which form inverse signals (Fig 6 c, d). The logical element 2ILI-NOT, summing the signals (6 c, d), forms a pulse sequence (6 d), which enters the input of the divider FOR two, the output of which will be the pulse signal of FIG. be). This signal, having passed through modulator two modulator 37, at the second input of which, for definiteness, suppose the presence of a signal with a logic zero level, arrives at the first input of NSW-NE 40 at the second input of which is fed through the compensating delay element 36 an inverse information signal. that from the output of the control register 33, a signal arrives with a logic zero level. Then a sequence is formed at the output of the element ЗШ1И-НЕ 40 (Fig. 6 g). The output element ZILI-NOT 41 as a result of the summation of the information signal coming 5

00

5five

00

5five

го через элемент НЕ 39, и тактового, поступающего через элемент компенсирующей задержки 38,. будет сигнал (фиг. 6 в). Так как выходы элементов 40 и 41 объединены, на их объе- дннениом выходе будет сигнал в коде СМ1, приведенный на фиг. 6 и.go through the element NOT 39, and the clock coming through the element of the compensating delay 38 ,. there will be a signal (Fig. 6c). Since the outputs of elements 40 and 41 are combined, at their combined output there will be a signal in the CM1 code shown in FIG. 6 and.

Предположим, что в некоторый момент времени программным путем сформи рован сигнал ошибки, который в результате временной прив зки и преобразовани  в формирователе 35 сигнала ошибки, схемна  реализаци  которого аналогична формирователю ошибки в блоке ФКК4, поступает на вход делител  32 на два (фиг.6 к), В результа те этого на выходе делител  32 на два будет сигнал (фиг. 6л), на выходе сумматора 37 по модулю два сиг- нал (фиг. 6м), а на выходе кодирующего устройства - сигнал (фиг. 6 к).Suppose that at some point in time, an error signal was generated by software, which as a result of temporal reference and conversion in the error signal generator 35, the circuit implementation of which is similar to the error generator in the PCF4 unit, is fed to the input of the divider 32 by two (FIG. 6 ) As a result, at the output of divider 32 two will be a signal (Fig. 6l), at the output of modulator 37 modulo two signals (Fig. 6m), and at the output of the encoder a signal (Fig. 6k).

Допустим, что на втором выходе регистра управлени  программным образом сформирован сигнал, имитирующий замирани  в линии (фиг. 6 о). Тогда на выходе кодирующего устройства будет сигнал (фиг. 6 п),Suppose that at the second output of the control register, a signal is generated programmatically that simulates fading in the line (Fig. 6o). Then the output of the encoder will be a signal (Fig. 6 p),

Claims (1)

Формула изобретени Invention Formula Генератор кодовых последовательностей импульсов, содержащий генератор тактовых импульсов, формирователь кодовых комбинаций, формирователь синхроимпульса, блок микропроцессорного управлени , кодер, блок задани  режима, причем выходы данных, разрешени  обращени  и записи блока микропроцессорного управлени  подключеныPulse code sequence generator, comprising a clock pulse generator, code generator driver, clock generator, microprocessor control unit, encoder, mode setting unit, the data outputs, access control and recording of the microprocessor control unit being connected к соответствующим входам управлени ,to the corresponding control inputs, разрешени  обращени  и записи генератора тактовых импульсов, формировател  кодовых комбинаций и формировател  синхроимпульса, информационные входы-выходы блока задани  режима подключены к входу данньпс блока микропроцессорного управлени , выходы разрешени  обращени , разрешени  чтени  и записи которого подключены соответственно к входу управлени , вход;ам разрешени  чтени  и записи блока задани  режима, информационный вход генератора тактовых импульсов подключен к входу генератора, выход генератора тактовых импульсов подключен к входу тактировани  формировател  кодовых комбинаций, информационный и тактовый выходы которого подключены соответственно к информационным и тактовым входам формировател  синхроимпульса и кодера, выходы которых подключены соответственно к выходу синхроимпульса и информационному выходу генератора, отличающийс  тем, что, с целью расщирени  класса решаемых задач за счет способности ввода ошибки как в структуру кодовой последовательности , так и в структуру кода, в него введен таймер, тактовый вход которого подключен к выходу формировател  синхроимпульса, информационные входы-выходы, вход управлени , вхор разрешени  чтени  и записи таймера подключены к соответствующим выхода1М блока микропроцессорного управлени ,, выходы управлени , разрешени  обращени  и записи которого подключены к соответствующим входам, кодера.allowing access and recording of the clock generator, code generator and clock generator, information inputs / outputs of the mode setting unit are connected to the input of the microprocessor control unit, outputs of the access resolution, read permission and write output are connected respectively to the control input, input; and recording the mode setting block, the information input of the clock generator is connected to the generator input, the clock generator output is connected to the clocking input of the driver of code combinations, the information and clock outputs of which are connected respectively to the information and clock inputs of the clock generator and the encoder, the outputs of which are connected respectively to the output of the clock pulse and the information output of the generator, characterized in that in order to extend the class of solved tasks with the ability error input both in the code sequence structure and in the code structure, a timer is entered into it, the clock input of which is connected to the output of the forms rovatel clock, data inputs and outputs, a control input, vhor resolution read and write timer connected to the respective microprocessor control unit vyhoda1M ,, control outputs, handling and resolution recording are connected to respective inputs of the encoder. ss ТЛ / TL / ПP 7ff/47ff / 4 3 53 5 I II I Фиг IFIG I i 1i 1 ФF ГR Z3Z3 1one t8t8 ЛL jrajra - 33 J5 - - 33 J5 - tt IliilEliil 1one Фие5Fie5 ЩU 2if2if -- 2S2S 2525 тt 2727 I gI g lili §§ «о"about г5g5 g l  g l 2  2 ФиеЛFiel WW ГR ;; Фие5Fie5