SU1529287A1 - Permanent memory - Google Patents

Abstract

Изобретение относитс  к вычислительной технике, а именно к запоминающим устройствам. Цель изобретени  - повышение быстродействи  устройства за счет возможности одновременной записи и считывани  информации. Устройство содержит блоки пам ти 1 и 2, регистр числа 3, регистр адреса 4, счетчик 5, коммутаторы 6 и 7, триггер 8. В устройство введены второй блок пам ти, два коммутатора, счетчик и триггер, что позвол ет одновременно записывать информацию в один из блоков пам ти и считывать ранее записанную из другого блока пам ти. 1 ил.The invention relates to computing, namely, storage devices. The purpose of the invention is to increase the speed of the device due to the possibility of simultaneous recording and reading of information. The device contains memory blocks 1 and 2, register number 3, address register 4, counter 5, switches 6 and 7, trigger 8. A second memory block, two switches, a counter and a trigger are entered into the device, which allows you to simultaneously record information in one of the memory blocks and read previously written from another memory block. 1 il.

Description

СПSP

ьэuh

оabout

tsDtsD

0000

«чД"BH

I Изобретение относитс  к вычисли- Цельной технике и предназначено дл  построени  запоминающих устройств в Цифровой вычислительной технике (ЦВМ : Целью изобретени   вл етс  повыше 1и  быстродействи  запоминающего уст Ьойства.I The invention relates to computer technology and is intended to construct storage devices in digital computing (CVM: The purpose of the invention is to increase 1 and the speed of the memory device.

На чертеже изображена структурна  :хема запоми ающего устройства.The drawing shows the structured: heme storage device.

Устройство содержит блоки 1 и 2 пам ти, регистр 3 числа, регистр 4 адреса, счетчик 5, коммутаторы 6 и 7, триггер 8, вход 9 числа, вход 10, зход 11 адреса, вход 12 записи массивов , вход 13 обращени .The device contains blocks 1 and 2 of memory, a register of 3 numbers, a register of 4 addresses, a counter 5, switches 6 and 7, a trigger 8, an input 9 of a number, an input 10, an output 11 of an address, an input 12 of arrays, an input 13 of a call.

Устройство работает следующим об- эазом.The device operates as follows.

Пусть в началь}1ЬП1 момент времени 5лок 1 пам ти работает в режиме счи- ъшани , а блок 2 пам ти - в режиме тписи. С приходом нового массива по :зходу 12 в устройство поступает сиг- шл, сбрасывающий в нулевое состо - ше счетчик и триггер 8 в противопо- Suppose that at the beginning} 1P1 the time instant 5klok 1 of the memory works in the read mode, and the memory 2 block is in the write mode. With the arrival of a new array on: on exit 12, the device receives a signal, resetting the counter and the trigger 8 into the zero state.

соторого переключают блоки 1 и 2 пам ти соответственно в режимы записи I считывани . По первому сигналу об- ащени  в регистр 3 числа записываетс  поступающее по входу 9 число но- ого массива, а в регистр 4 - поступа-. иций по входу 11 адрес, указывающий номер  чейки блока 1 пам ти, в кото- )ую должно записыватьс  первое число у1дрес из регистра 4 через коммутатор Ф, управл емый инверсным выходом три- |гера 8, проходит на адресные входы флока 1 пам ти. По следующему сиг- алу обращени  в блок 1 пам ти запи- (Ьываетс  первое число нового масси- фа, в регистр 3 записываетс  второе |1исло нового массива, а регистр 4 - |1дрес  чейки, куда оно должно быть :Иписано. В дальнейшем при каддом (Обращении в блок пам ти записываетс  нового массива, а в регистры 3 :|i 4 поступают соответственно после- ;|1ующее число и его адрес. Одновре- из блока 2 пам ти считываетс  :j)aHee накопленньй массив чисел по :11оследовательным адресам, формируе- в счетчике 5 и проход щим через }|соммутатор 7, который управл етс  Сигналом с пр мого выхода триггера 8 После записи нового массива в бло || пам ти и считывани  ранее прин то- f o из блока 2 пам ти в устройство по Ьтупает следующий массив чисел, соп5The blocks 1 and 2 of the memory are switched to the I read write modes, respectively. On the first signal, the number of the new array arriving at input 9 is written to the register of the 3rd number, and the register- to the register 4 is recorded. At the input 11, the address indicating the cell number of the memory block 1, in which the first number of the 1 register from register 4 must be written through switch F, controlled by the inverse output of the tri | On the next signal of accessing memory block 1, the first number of the new array is recorded, the second | 1number of the new array is written into register 3, and register 4 is written to | 1 address of the cell where it should be: Written. cadd (The memory in the memory block is written to the new array, and the registers 3: | i 4 receive, respectively, the following; | 1 number and its address. At the same time, from the memory block 2 is read: j) , is formed in the counter 5 and passing through} | commutator 7, which is controlled by the signal from the pr After the new array has been written to the memory block and read previously received from the memory block 2 into the device, the next array of numbers is matched, matched

00

5five

00

5five

00

5five

00

5five

00

5five

ровождаемый сигналом, поступающим по входу 12 записи. Этот сигнал сбрасывает счетчик 5 в нулевое состо ние, щ также переключает триггер 8. Сигналы с триггера 8 устанавливают блок 1 пам ти в режим считывани , блок 2 пам ти - в режим записи, подключают к адресным входам блока 1 пам ти выход счетчика 5 через коммутатор 6, а к адресным входам блока 2 пам ти - выход регистра 4 через коммутатор 7, т.е. блоки 1 и 2 пам ти мен ютс  местами , а. в дальнейшем их работа происходит аналогично описанной.It is generated by the signal received at the input 12 of the record. This signal resets the counter 5 to the zero state, also switches the trigger 8. The signals from the trigger 8 set the memory block 1 to the read mode, the memory block 2 to the write mode, and the output of the counter 5 to the address inputs of the memory 1 block switch 6, and to address inputs of memory block 2, register 4 output through switch 7, i.e. blocks 1 and 2 of memory are swapped, a. in the future, their work is similar to that described.

Claims (1)

Формула изобретени  Запоминающее устройство, содержащее блок пам ти, регистр числа, регистр адреса, причем информационные входы р егистра числа и регистра адреса  вл ютс  соответственно информационными и адресными входами устройства , выход регистра числа ;оеди- нен с информационными входами блока пам ти, отличающеес  тем, что, с целью повышени  быстродействи  устройства,в него введен второй блок пам ти, счетчик, первый и второй коммутаторы , триггер, причем информационные входы второго блока пам ти соединены с соответствующими входами первого блока пам ти, входы обращени  первого и второго блоков пам ти объединены и подключены к входам записи регистра числа и регистра адреса, к тактовому входу счетчика и  вл ютс  входом обращени  устройства , выходы первого и второго блоков пам ти объединены и  вл ютс  информационными выходами устройства, адресные входы первого блока пам ти соединены с выходами первого коммутатора , первые информационные входы которого соединены с выходами ре-, гистра адреса и первыми информационными входами второго коммутатора, вторые информационные входы первого коммутатора соединены с выходами счетчика и вторыми информационными входами второго коммутатора, выходы которого соединены с адресными входами второго блока пам ти, тактовый вход триггера соединен с входом сброса счетчика и  вл етс  входом записи массивов устройства, пр мой выход триггера соединен с входом кода операции первого блока пам ти и управл ющим входом второго коммутатора, ин515292876The invention contains a memory device containing a memory block, a number register, an address register, the information inputs of the register of the number and the address register being the information and address inputs of the device, the output of the number register, and one of the information inputs of the memory block. that, in order to improve the speed of the device, a second memory block, a counter, first and second switches, a trigger are inserted into it, and the information inputs of the second memory block are connected to the corresponding input The first memory block, the access inputs of the first and second memory blocks are combined and connected to the inputs of the number register register and the address register, to the clock input of the counter and are the device access inputs, the outputs of the first and second memory blocks are combined and are information outputs devices, the address inputs of the first memory block are connected to the outputs of the first switch, the first information inputs of which are connected to the outputs of the register, the address register and the first information inputs of the second switch, the second information The first inputs of the switch are connected to the outputs of the counter and the second information inputs of the second switch, the outputs of which are connected to the address inputs of the second memory block, the trigger input of the trigger is connected to the reset input of the meter and is the write input of the device arrays, the forward output of the trigger is connected to the code input operations of the first memory block and the control input of the second switch, in515292876 версный выход триггера соединен с пам ти и управл ющим входом второго входом кода операции второго блока коммутатора.The full output of the trigger is connected to the memory and the control input of the second input of the operation code of the second switch unit.