SU1494006A1 - Decoder check unit - Google Patents
Decoder check unit Download PDFInfo
- Publication number
- SU1494006A1 SU1494006A1 SU874361343A SU4361343A SU1494006A1 SU 1494006 A1 SU1494006 A1 SU 1494006A1 SU 874361343 A SU874361343 A SU 874361343A SU 4361343 A SU4361343 A SU 4361343A SU 1494006 A1 SU1494006 A1 SU 1494006A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- group
- input
- elements
- output
- delay
- Prior art date
Links
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
Изобретение относитс к автоматике и вычислительной технике и может быть использовано в стендовой аппаратуре. Цель изобретени - повышение достоверности контрол устройства. Устройство запускаетс одновременно с подачей первого кода на вход контролируемого дешифратора. Вначале на вход контролируемого дешифратора подаютс в определенной последовательности разрешенные коды, и сигнал запуска с помощью первой группы элементов задержки, группы элементов равнозначности, группы элементов И, группы элементов ИЛИ контролирует правильность очередности формировани сигналов на выходах контролируемого дешифратора. Наличие на выходах контролируемого дешифратора нескольких сигналов контролируетс пороговым элементом. По окончании проверки разрещенных комбинаций на вход контролируемого дешифратора поступают запрещенные комбинации. В это врем на выходах контролируемого дешифратора не должно быть сигналов, что и контролируетс второй группой элементов задержки с помощью группы элементов РАВНОЗНАЧНОСТИ, группы элементов И и группы элементов ИЛИ. 1 ил.The invention relates to automation and computing and can be used in bench equipment. The purpose of the invention is to increase the reliability of the control device. The device starts up simultaneously with the filing of the first code to the input of the monitored decoder. First, the allowed codes are input to the input of the monitored decoder in a certain sequence, and the start signal using the first group of delay elements, a group of equivalence elements, a group of elements AND, a group of elements OR controls the correctness of the order in which the signals are generated at the outputs of the monitored decoder. The presence of several signals at the outputs of a controlled decoder is controlled by a threshold element. At the end of the check of the allowed combinations, the forbidden combinations are received at the input of the controlled decoder. At this time, there should be no signals at the outputs of the monitored decoder, which is controlled by the second group of delay elements with the help of a group of EQUITY elements, a group of AND elements and a group of OR elements. 1 il.
Description
Изобретение относитс к автоматике и вычислительной технике и может быть использовано в стендовой аппаратуре.The invention relates to automation and computing and can be used in bench equipment.
Цель изобретени - повьш1ение достоверности контрол устройства.The purpose of the invention is to increase the reliability of the control device.
На чертеже изображена функционгшь- на схема предлагаемого устройства.The drawing shows the functional scheme of the proposed device.
Устройство содержит триггеры I и 2, первую группу 3 элементов задержки , группу 4 элементов ИЛИ, генератор 5 тактовых импульсов, третий элемент ИЛИ 6, группу 7 элементов И, второй коммутатор 8, первый элемент 9 за- .держки, первый коммутатор 10, счетчик II, блок 12 индикации, группу 13 элементов равнозначности, второй элемент ИЛИ 14, элемент И 15, четвертый элемент ИЛИ 16, первый элемент ИЛИ 17, п тый элемент ИЛИ 18, пороговый элемент 19, третий элемент 20 задержки , вторую группу 21 элементов задержки , второй элемент 22 задержки,. четвертый элемент 23 задержки, узел 24 дешифрации. Кроме того, на чертеже изображен контролируемый дешифратор 25, не вход и| й в состав устройства .The device contains triggers I and 2, the first group of 3 delay elements, a group of 4 OR elements, a generator of 5 clock pulses, a third element OR 6, a group of 7 AND elements, a second switch 8, the first delay element 9, the first switch 10, a counter II, indication block 12, group of 13 equivalence elements, second element OR 14, element AND 15, fourth element OR 16, first element OR 17, fifth element OR 18, threshold element 19, third delay element 20, second group 21 delay elements , the second delay element 22 ,. the fourth element 23 of the delay, the node 24 decryption. In addition, the drawing shows a controlled decoder 25, not the input and | nd part of the device.
Устройство работает следующим- образом .The device works as follows.
Контролируетс дешифратор, у которого только К комбинаций вл ютс The decoder is controlled, in which only K combinations are
СО 4:CO 4:
аbut
разрешенными. Предполагаетс , что на вход контролируемого дешифратора 25 вначале в определенной последовательности подаютс разрешенные коды, а затем - запрещенные, после чего контроль завершаетс .allowed It is assumed that the allowed codes are first sent in a certain sequence to the input of the controlled decoder 25, and then the forbidden codes, after which the monitoring is completed.
Перед началом работы триггер 1 устанавливаетс в нулевое состо ние а триггер 2 - в единичное соBefore starting, trigger 1 is set to the zero state and trigger 2 is set to one with
сто ние (цепи начальной установки не указаны).Stand (initial installation chains are not listed).
Разрешенные коды на вход контролируемого дешифратора 25 подаютс в такой последовательности, чтобы сиг- налы по вл лись на его выходах поочередно с первого по К-й.The allowed codes to the input of the controlled decoder 25 are given in such a sequence that the signals appear at its outputs alternately from the first to the Kth.
Одновременно с подачей первой кодвой комбинации на вход контролируемого дешифратора 25 поступает сиг- нал на вход запуска устройства. Этот сигнал через третий элемент ИЛИ 6 устанавливает в единичное состо ние триггер 1. Одновременно он запускает генератор 5 тактовых импульсов и поступает на вход первого элемента задержки первой группы 3 элементов задержки и на первый вход первого элемента ИЛИ группы 4 элементов ИЛИ К этому времени при правильной работе контролируемого дешифратора 25 на первом входе первого элемента равнозначности группы 13 элементов равнозначности по вл етс единичный сигн а с соответствующего выхода дешифрато- ра 25. В результате единичный сигнал по вл етс и на выходе этого элемента равнозначности группы 13, элементов равнозначности,поскольку на его втором входе присутствует единичный сигнал с пр мого выхода второго триггера 2. На выходах остальных элементов равнозначности группы 13 элементов равнозначности присутствуют нулевые сигналы. Единичный сигнал с выхода первого элемента равнозначности группы 13 элементов равнозначности разрешает прохождение сигнала с выхода первого элемента ИЛИ группы 4 элементов ИПИ через первый элемент И группы 7 элементов И на соответствующий вход второго элемента ИЛИ группы 4 элементов ИЛИ. Сигнал с выхода элемента ИЛИ группы 4 элементов ИЛИ сбрасывает в нулевое состо ние первый триггер 1 . Таким образом, при правильной работе контролируемого дешифратора 25 триггер 1 к моменту поступлени на второSimultaneously with the supply of the first kodvoy combination, the input to the start input of the device arrives at the input of the controlled decoder 25. This signal through the third element OR 6 sets trigger 1 to one state. At the same time, it starts the generator of 5 clock pulses and enters the input of the first delay element of the first group of 3 delay elements and the first input of the first element OR of 4 elements OR By this time the correct the operation of the monitored decoder 25 at the first input of the first equivalence element of the group 13 equivalence elements appears a single signal a from the corresponding output of the decoder 25. As a result, a single signal It is and the output of the equivalence element group 13 elements equivalence because at its second input there is a single signal with direct output of the second flip-flop 2. The outputs of the remaining elements of the equivalence group 13 elements present equivalence zero signals. A single signal from the output of the first element of equivalence of a group of 13 elements of equivalence permits the passage of a signal from the output of the first element OR of group 4 of elements of the IPI through the first element AND of group 7 of elements AND to the corresponding input of the second element OR of group 4 of elements OR. The signal from the output of an OR element of a group of 4 elements OR resets the first trigger 1 to the zero state. Thus, when the controlled decoder 25 is working properly, the trigger 1 by the time it arrives at the second
00
5five
00
5 five
0 5 0 5
вход элемента И 15 импульса с выхода третьего элемента ИЛИ 6, прошедшего через второй коммутатор 8, первый элемент 9 задержки и четвертый элемент ИЛИ 16, оказываетс в нулевом состо нии и его пр мой выход закрывает элемент И 15, преп тству формированию единичного сигнала на выходе неисправности устройства.the input element AND 15 of the pulse from the output of the third element OR 6 passing through the second switch 8, the first delay element 9 and the fourth element OR 16, is in the zero state and its direct output closes the AND element 15, preventing the formation of a single signal at the output device malfunction.
Через интервал времени, равный Т, на вход контролируемого дешифратора 25 поступает код следующей разрешенной комбинации,в результате чего на его втором выходе формируетс единичный сигнал, и одновременно по вл етс сигнал на выходе первого элемента задержки первой группы 3 элементов задержки задержка всех элементов задержки группы 3 равна Т), устанавливающий через третий элемент ИЛИ 6 триггер 1 в единичное состо ние. Сигнал с выхода первого элемента задержки первой группы 3 элементов задержки проходит через второй элемент И группы 7 элементов И. К этому времени на выходе второго элемента равнозначности присутствует единичный потенциал , в результате чего сигнал с выхода второго элемента И группы 7 элементов И через второй элемент ИЛИ 14 сбрасывает в нулевое состо ние триггер 1, преп тству формированию сигнала на выходе неисправности устройства .After a time interval equal to T, the code of the next allowed combination is input to the controlled decoder 25, as a result of which a single signal is generated at its second output, and a signal appears at the output of the first delay element of the first group 3 delay elements of all delay elements of the group 3 is equal to T), which sets the trigger 1 to the one state via the third element OR 6. The signal from the output of the first delay element of the first group of 3 delay elements passes through the second element AND of group 7 of elements I. By this time, the output of the second element of equivalence contains a single potential, resulting in a signal from the output of the second element AND of group 7 of elements AND through the second element OR 14 resets the trigger 1 to the zero state, preventing the formation of a signal at the output of a malfunction of the device.
При исправном контролируемом дешифраторе 25 сигналы с выходов последующих элементов задержки первой группы 3 элементов задержки опрашивают соотвбтстэующие элементы И группы 7 элементов И, провер правильность работы контролируемого дешифратора. При этом сигналы с выхода генератора 5 тактовых импульсов (их период еле-. 5 довани также равен Т) ггодсчитьгоают- с счетчиком П,With a properly controlled decoder 25, the signals from the outputs of the subsequent delay elements of the first group of 3 delay elements interrogate the corresponding elements AND of group 7 of the AND elements, checking the correctness of the operation of the controlled decoder. At the same time, the signals from the generator output 5 clock pulses (their period is only 5 times equal to T) year with a counter P,
Устройство контролирует по вление сигнала на выходе дешифратора 25, нег- соответствующего входному коду, по вление сигналов на нескольких выходах дешифратора 25 или отсутствие сигнала на его выходах.The device controls the signal at the output of the decoder 25, which does not correspond to the input code, the appearance of signals at several outputs of the decoder 25 or the absence of a signal at its outputs.
Если, например, после поступлени на вход дешифратора 25 кода второй разрешенной комбинации сигнал на втором выходе дешифратора 25 не по витс (он по витс на другом выходе или не по витс вообще), то (как укаг зывалось выше) сигнал с выхода перво0If, for example, after the code 25 of the second allowed combination arrives at the input of the decoder, the signal at the second output of the decoder 25 does not work (it appears at the other output or not at all), then (as mentioned above) the signal from the output 0
00
5five
го элемента задержки первой группы 3 элементов задержки через элемент ИЛИ 6 установит в единичное состо ние триггер I и через второй элемент ИЛР1 группы 4 элементов ШШ поступит на опрос второго элемента И группы 7 Ьлементов И, На выходе второго элемента равнозначности группы 13 элементов равнозначности присутствует нулевой сигнал, поскольку на первом входе этого элемента равнозначности группы 13 элементов равнозначности присутствует нулевой сигнал, а на втором - единичный с выхода тригге- ра 2, Поэтому второй элемент И группы 7 элементов И оказьшаетс -закры- тым и триггер 1 остаетс в единичном состо нии.the delay element of the first group of 3 delay elements through the element OR 6 sets in one state trigger I and through the second element ILR1 of group 4 elements of lH will go to poll the second element AND of group 7 elements and, At the output of the second element of equivalence of group 13 elements of equivalence, zero signal, since the first input of this element of equivalence of a group of 13 elements of equivalence is a zero signal, and on the second - a single one from the output of trigger 2, Therefore, the second element I of group 7 elements And ok It is closed and trigger 1 remains in a single state.
Сигнал с выхода элемента ИЛИ 6 проходит на первый выход второго коммутатора 8, задерживаетс на первом элементе 9 задержки на врем , равное половине периода Т, а затем через элемент ИЛИ 16, элемент И 15 и эле- мент ИЛИ 17 проходит на выход неисправности устройства. Сигнал неисправности , пройд через элемент ИЛИ 18, останавливает генератор 5 тактовых импульсов и на блоке 12 индикаци высвечиваетс код счетчика 11,соответствующий номеру входной комбинации дешифратора 25, на которой обнаружена неисправность контролируемого дешифратора 25.The signal from the output of the OR element 6 passes to the first output of the second switch 8, is delayed by the first delay element 9 for a time equal to half the period T, and then through the OR element 16, the AND element 15 and the OR element 17 passes to the device fault output. The malfunction signal passed through the element OR 18 stops the generator of 5 clock pulses and at the indication block 12 the counter code 11 is highlighted, corresponding to the number of the input decoder combination 25 on which the malfunction of the decoder 25 is detected.
По вление нескольких сигналов на выходах дешифратора 23 фиксируетс пороговым элементом 19. Сигнал,с его вьгхода проходит через первый элемент ИЛИ 17 на выход неисправности устрой ства и также останавливает генератор 5 тактовых импульсов.The appearance of several signals at the outputs of the decoder 23 is detected by a threshold element 19. The signal from its input passes through the first element OR 17 to the output of the device malfunction and also stops the generator 5 clock pulses.
При правильной работе контролируемого дешифратора 25 после по влени With proper operation of the controlled decoder 25 after the appearance
сигнала на выходе последнего (К-|)-го 5 контролируемого дешифратора, выходsignal at the output of the last (K- |) -th 5 controlled decoder, output
элемента задержки группы 3 элементов задержки на счетчике 11 устанавливаетс код К, который фиксируетс узлом 24 дешифрации. В результате сигнал с его вьгхода переключает через третий элемент 20 задержки коммутаторы 8 и 10 и устанавливает в нулевое состо ние триггер 2. Начинаетс контроль работы дешифратора 25 при поступлении на его входы неразрешенных комбинаций .the delay element of the group 3 delay elements on the counter 11 is set to the code K, which is fixed by the decryption node 24. As a result, the signal from its input switches the switches 8 and 10 through the third delay element 20 and sets the trigger 2 to the zero state. The operation of the decoder 25 begins when the unauthorized combinations arrive at its inputs.
На вход дешифратора 25 поступает .перва неразрешенна комбинаци . При этом на его выходах, подключенных кThe input of the decoder 25 enters. The first unresolved combination. In this case, its outputs connected to
5050
5555
порогового элемента соединен с первым входом первого элемента ИЛИ, вы ход которого вл етс выходом неисправности устройства, выходы элемен тов И группы соединены с соответствующими входами второго элемента ИЛ выход которого соединен с нулевым входом первого триггера, пр мой вы ход которого соединен с первым входом элемента И, выход которого соединен с вторым входом первого элеме та ИЛИ, первый вход третьего элемен та ЫШ и вход первого элемента задержки пррвой группы подключены кthe threshold element is connected to the first input of the first OR element, the output of which is the output of the device malfunction, the outputs of the AND elements of the group are connected to the corresponding inputs of the second element whose output is connected to the zero input of the first trigger, the forward output of which is connected to the first input of the element And, the output of which is connected to the second input of the first element OR, the first input of the third element HA and the input of the first delay element of the right group are connected to
5 five
0 5 О 0 5 o
о about
5five
устройству, не должно быть единичных сигналов.device should not be a single signal.
Сигнал с вьгхода генератора 5 импульсов через первый коммутатор 10 проходит на вход первого элемента задержки второй группы 21 элементов задержки . Элементы задержки провер ют -отсутствие сигналов на выходах дешифратора дл каждой неразрешенной комбинации .The signal from the output of the generator 5 pulses through the first switch 10 passes to the input of the first delay element of the second group of 21 delay elements. Delay elements check the absence of signals at the outputs of the decoder for each unresolved combination.
Величина задержки элементов второй группы 21 элементов задержки в К раз меньше периода Т,The delay of the elements of the second group of 21 delay elements is K times less than the period T,
Контроль проводитс , как и Bi чае проверки разрешенных комбинаций, но сигнал с выхода элемента ИЛИ 6 . проходит на второй выход второго коммутатора 8 и опрашивает элемент И 15 через элемент 22 задержки и элемент ИЛИ 16. Задержка на элементе 22 задержки в два раза меньше задержки на элементах второй группы 21,элементов задержки.The control is carried out, as well as Bi, which checks the allowed combinations, but the signal from the output of the element OR 6. passes to the second output of the second switch 8 and polls the element AND 15 through the delay element 22 and the OR element 16. The delay on the delay element 22 is half the delay on the elements of the second group 21, the delay elements.
После перебора всех кодов на входе контролируемого дешифратора 25 сигнал переполнени счетчика I1 через элемент ИЛИ 18 останавливает генератор 5 тактовых импульсов, а через элемент 23 задержки устанавливает второй триггер 2 и коммутаторы 8 и 10 в исходное состо ние. Проверка завершена.After iterating through all the codes at the input of the monitored decoder 25, the overflow signal of the counter I1 through the OR element 18 stops the clock generator 5, and through the delay element 23 sets the second trigger 2 and switches 8 and 10 to the initial state. Check complete.
Claims (1)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU874361343A SU1494006A1 (en) | 1987-10-13 | 1987-10-13 | Decoder check unit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU874361343A SU1494006A1 (en) | 1987-10-13 | 1987-10-13 | Decoder check unit |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1494006A1 true SU1494006A1 (en) | 1989-07-15 |
Family
ID=21348777
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU874361343A SU1494006A1 (en) | 1987-10-13 | 1987-10-13 | Decoder check unit |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1494006A1 (en) |
-
1987
- 1987-10-13 SU SU874361343A patent/SU1494006A1/en active
Non-Patent Citations (1)
Title |
---|
Авторское свидетельство СССР Р 544969, кл. G 06 F П/Ю, 1975. Авторское свидетельство СССР № 918948, кл. G 06 F ll/lO, 1977. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
SU1494006A1 (en) | Decoder check unit | |
GB1122472A (en) | Systems for testing components of logic circuits | |
SU1525884A1 (en) | Shaper of clock pulses | |
SU1037257A1 (en) | Logic unit checking device | |
SU1509859A1 (en) | Information input device | |
SU1622857A1 (en) | Device for checking electronic circuits | |
SU1264206A1 (en) | Switching device for multichannel check and control systems | |
SU1394432A1 (en) | Pulse recurrence frequency divider | |
SU1275450A1 (en) | Device for checking passage sequence of signals | |
SU1314343A1 (en) | Device for holding non-stable failures | |
SU1309166A1 (en) | Device for checking phase alternation in three-phase network | |
SU1383367A1 (en) | Device for checking compare circuits | |
SU1287184A1 (en) | Switching device for multichannel check and control systems | |
SU1345340A1 (en) | Checked counting element | |
SU452811A1 (en) | Device for determining the class of faults in relay structures | |
SU744478A1 (en) | Fault locating device | |
SU744953A1 (en) | Device for monitoring the sequence of alternation of asynchronous pulse signals | |
SU1241467A1 (en) | Device for checking pulse sequence | |
SU1273933A1 (en) | Device for simulating failures | |
SU1236474A2 (en) | Control device | |
SU1297062A1 (en) | Device for checking comparison circuits | |
SU1195428A1 (en) | Device for generating pulse trains | |
SU1208547A2 (en) | Information input device | |
SU1218393A1 (en) | Device for analyzing graphs | |
SU1287268A1 (en) | Pulse sequence discriminator |