SU1490724A1 - Discrete data receiver - Google Patents

Abstract

Изобретение относитс  к электросв зи. Цель изобретени  - повышение достоверности приема. Приемник дискретной информации содержит демодул торы 1, фильтры 2 нижних частот, исполнительные блоки 3, блок 4 преобразовани  управл ющего сигнала во временной сдвиг, блоки пам ти 5 и 6, инверторы 7-12, сумматоры-накопители 13-16, умножители 17 и 18 и сумматор 19. Цель достигаетс  за счет обеспечени  ускорени  вхождени  в св зь, с помощью введенных блока 6 пам ти, инверторов 7-12, сумматоров-накопителей 14-16 и умножител  18. 2 ил.The invention relates to telecommunications. The purpose of the invention is to increase the reliability of reception. The discrete information receiver contains demodulators 1, low-pass filters 2, execution units 3, a control signal-to-time shift unit 4, memory blocks 5 and 6, inverters 7-12, accumulators 13-16, multipliers 17 and 18 and adder 19. The goal is achieved by ensuring accelerated entry into communication, using the memory block 6 entered, inverters 7-12, accumulators 14-16 and multiplier 18. 2 Il.

Description

1414

1212

16sixteen

Фиг.11

Изобретение относитс  к технике электросв зи и может быть использовано в системах передачи и приема дне- кретной информации.The invention relates to telecommunications technology and can be used in systems for transmitting and receiving bottom-level information.

Цель изобретени  - повышение достоверности приема за счет ускорени  вхождени  в св зь.The purpose of the invention is to increase the reliability of reception by speeding up the entry into communication.

На фиг,1 изображена структурна  электрическа  схема предлагаемого приемника; на фиг.2 - схема блока преобразовани  управл ющего сигнала во временной сдвиг.Fig. 1 shows a structural electrical circuit of the proposed receiver; Fig. 2 is a block diagram of the conversion of the control signal into a time shift.

Приемник содержит демодул торы 1, фильтры 2 нижних частот, исполнитель ные блоки 3, блок 4 преобразовани  управл ющего сигнала во временной сдвиг, nepBbtti и второй блоки 5 и 6 пам ти, первый - шестой инверторы 7-12, первый - четвертый сумматоры- накопители 13-16, первый и второй умножители 17 и 18 и сумматор 19.The receiver contains demodulators 1, low-pass filters 2, execution units 3, a control signal-to-time shift block 4, nepBbtti and second blocks 5 and 6 of memory, the first is the sixth inverter 7-12, the first is the fourth accumulator 13-16, the first and second multipliers 17 and 18 and the adder 19.

Блок 4 состоит из генератора 20 задающей частоты, элемента 21 запрета , элемента И 22, элемента ИЛИ 23, делител  24, фазового дискриминатора 25 и блока 26 переключени .Unit 4 consists of a master frequency generator 20, a prohibition element 21, an AND element 22, an OR element 23, a divider 24, a phase discriminator 25 and a switching unit 26.

Прин тый сигнал поступает на вход демодул торов 1 после автоматической регулировки по уровню с выходов де- модул торов 1. Синфазна  и квадратурна  составл ющие демодулированного прин того сигнала по одинаковым цеп м , содержащим «фильтры 2 низкой частоты и исполнительные блоки 3, поступают в дискретные моменты вреThe received signal is fed to the input of the demodulators 1 after automatic level control from the outputs of the demodulators 1. The in-phase and quadrature components of the demodulated received signal follow identical circuits containing low-pass filters 2 and executive units 3 to discrete moments of time

мениmeni

t 1/(2 f...4), гдеt 1 / (2 f ... 4), where

fp - частота посылки информационных символов или основна  тактова  частота, по каждому подканалу на блоки 5 пам ти сигналов, в которых информаци  сдвигаетс  через каждые такта синхронизирующей частоты.fp is the frequency of sending information symbols or the main clock frequency, for each subchannel to blocks 5 of the signal memories, in which information is shifted through each clock cycle of the synchronization frequency.

di 1 1 - Х((п + ОТ - |) - Х((п - 1)Т -ь (пТ - Ъ + Х(пТ +I) + Х((п + 1)Т - 7) - Х((п + 1)Т + |)1 -ь Гу(пТ - 7)+ Y(nT +di 1 1 - X ((n + OT - |) - X ((n - 1) T - (nT - b + X (nT + I) + X ((n + 1) T - 7) - X ( (n + 1) T + |) 1-Gu (pT-7) + Y (nT +

чП4ч J L чhP4h J Lh

+ 7) - Y((n -1)Т -Ь - Y((n + 1)Т + |)(nT - J) + Y(nT + J) + Y((n ++ 7) - Y ((n -1) T - L - Y ((n + 1) T + |) (nT - J) + Y (nT + J) + Y ((n +

+ 1)Т - 2) - Y((n - 1)Т ++ 1) T - 2) - Y ((n - 1) T +

(5)(five)

Сигнал (5), получаемый на выходе сумматора 19, управл ет моментом СЧИТЫВАНИЯ на этапе вхождени  в св зь по синхропоследовательности (А,В) поThe signal (5), received at the output of the adder 19, controls the READ TIME at the stage of entering into communication according to the synchro sequence (A, B) according to

Блоки 5-9 образуют сигнал, равный градиенту от критери  по такту во врем  передачи синхронизирующей последовательности (точки А, В). Получаетс  он следующим образом. По синфазному каналу в это врем  передаетс  сигнал Blocks 5–9 form a signal that is equal to the gradient of the criterion for the beat during the transmission of the synchronization sequence (points A, B). It is obtained as follows. The signal is transmitted over the common mode channel at this time.

X(t) 3-sin(|(t +С)), (1)X (t) 3-sin (| (t + C)), (1)

а по квадратурномуand by quadrature

Y(t) -1,5-((|(t +t}) , (2)Y (t) -1.5 - ((| (t + t}), (2)

где t Т 1/where t t 1 /

/(2-f с)/ (2-f with)

- текущий момент времени;- current time;

тактовый интервал или врем  между посылками двух последопательных информационных символов; € - неизвестна  фаза сигнала. Сигналы дл  следующих корректирующих устройств приемника и далее дл  потребител  считываютс  в дискретные моменты времени п Т с дополнительног выхода блока 5 пам ти сигналов, где информаци  сдвинута относительно входа бгтока пам ти сигналов на Т/4. За критерий прин т квадрат рассто ни  между точками А,В: a clock interval or time between the sending of two consecutive information symbols; € - unknown signal phase. The signals for the following receiver corrective devices and later for the user are read at discrete times p T from the additional output of the signal memory block 5, where the information is shifted relative to the input of the signal memory bank to T / 4. The square of the distance between points A, B is taken as a criterion:

, Q() S4AB) 45sin -Jr., Q () S4AB) 45sin -Jr.

(3)(3)

Максимз- М критери  соответствует правильному выбору момента считывани . Градиент от критери  по тактуMaxim-M criteria corresponds to the correct choice of the moment of reading. Tact gradient

dg()dg ()

dtdt

9090

м m

/ sin- t cos- с (4)/ sin- t cos- c (4)

Величина (4) определ етс  из сигналов , вз тых с выхода блока 3 в последовательные моменты времени с дискретностью Т, сдвинутые на Т/4 относительно основных моментов считыра- ни пТ, т.е (п Т - Т/4), (п-Т - Т/4), ((п + 1) Т - Т/4), (п + 1) . Т + Т/4):The value (4) is determined from the signals taken from the output of block 3 at successive moments of time with discreteness T shifted by T / 4 with respect to the main moments of the reading of PT, i.e. (n T - T / 4), (n -T - T / 4), ((n + 1) T - T / 4), (n + 1). T + T / 4):

(5)(five)

команде от входа, поступающей на блок блок 4, на фиксированном отрезке времени . Регулирование тактовой синхронизации во врем  передачи синхропоследовательности (Л,В) осуществл етс  до тех пор, пока управл ющий сигнал с сумматора 19 не станет равным нулю, что соответствует правильному выбору момента считывани .command from the input to block 4, for a fixed period of time. The clock synchronization during the transmission of the synchronization sequence (L, V) is controlled until the control signal from the adder 19 is equal to zero, which corresponds to the correct choice of the moment of reading.

При этом блок 4 преобразовани  управл ющего напр жени  во временной сдвиг работает спедующим образом.Here, the control voltage-to-time shift conversion unit 4 operates in the following manner.

Управл ющий сигнал поступает с сум-ю ходом су№-1атора, а также первые блокThe control signal comes from the sum of the flow of the su-1ator, as well as the first block

сумматора 9 на блок 26 переключени , который пропускает этот сигнал на фазовый дискриминатор 25 только во врем  передачи синхропоследователь- ности (А,в). Сигналом дл  включени  блока 26 служит занижение уровн  входного сигнала в течение 48 тактовых интервалов, что осуществл етс  соединением дополнительного входа блока 26 с входом приемника. По окончании передачи синхропоследователь- ности (А,В) блок 26 отключает сигнал с выхода сумматора 19 от входа фазового дискриминатора 25. Далее настройка момента считывани  осуществл етс  по другому сигналу, т.е. сигнал на фазовый дискриминатор 25 поступает от другой схемы (не показана).adder 9 to switch unit 26, which passes this signal to phase discriminator 25 only during the transmission of a sync sequence (A, b). The signal for switching on block 26 is an underestimation of the input signal level within 48 clock intervals, which is accomplished by connecting the auxiliary input of block 26 to the input of the receiver. After the transmission of the synchro-sequence (A, B) is completed, the block 26 disconnects the signal from the output of the adder 19 from the input of the phase discriminator 25. Next, the setting of the read time is carried out by another signal, i.e. the signal to the phase discriminator 25 comes from another circuit (not shown).

Блок 5 пам ти в каждом подканале представл ет собой группу из шести последовательно соединенных регистров , в каждом из которых содержатс  последовательные отсчеты прин того сигнала через четверть такта Т/4.Memory block 5 in each subchannel is a group of six serially connected registers, each of which contains consecutive samples of the received signal after a quarter of a T / 4 clock cycle.

Сигналы снимаютс  с соответствующих отводов через каждый такт Т в момен- ы времени t П Т. Сигнал, считываемый с каждого подканала с выхода регистра (т.е. с дополнительного выхода блока 5) и поступающий на выходную клемму в тактовые моменты времени t п-Т, соответствует, таким образом, в синфазном подканале сигналу Х((п + 1)-Т) и в квадратурном Y((n + 1).Т).The signals are removed from the corresponding taps every time T at the times t P T. The signal read from each subchannel from the register output (i.e. from the auxiliary output of block 5) and arriving at the output terminal at the clock t times t p- T, corresponds, therefore, in the in-phase subchannel to the signal X ((n + 1) -T) and in the quadrature Y ((n + 1) .T).

Сигналы, считываемые с четырех -основных выходов блока 5, соответствуют в синфазном подканале Х((п + 1)« иТ + Т/4), Х((п + 1) Т - Т/4), XX ti(n.T -t- Т/4),Х(пТ - Т/4), а в квадратурном Y((n + О Т + N/4), Y((n + + 1) Т - Т/4), Y(n-T + T/4),Y(n.T - - Т/4).The signals read from the four-main outputs of block 5 correspond in the in-phase subchannel X ((n + 1) "IT + T / 4), X ((n + 1) T - T / 4), XX ti (nT -t - T / 4), X (pT - T / 4), and in quadrature Y ((n + O T + N / 4), Y ((n + + 1) T - T / 4), Y (nT + T / 4), Y (nT - - T / 4).

Claims (1)

Формула изобретени Invention Formula Приемник дискретной информации, содержащий демодул торы, входы которык соединены и  вл ютс  «ходом приемника , а ВЫХОД1-1 через соотвествующие фильтры нижних частот соединены с первыми входами исполнительных блог ков, вторые входы которых соединены с выходом блока преобразовани  управл ющего сигнала во временной сдвиг, первый вход которого соединен с выпам ти , сумматор-накопитель и умножитель , выход одного исполнительного блока соединен с входом первого блока пам ти, отличающийс A discrete information receiver containing demodulators whose inputs are connected and are the receiver stroke, and OUTP1-1 are connected to the first inputs of execution blogs through the appropriate low-pass filters, the second inputs of which are connected to the time shift, the first input of which is connected to the discharge, the accumulator-accumulator and the multiplier, the output of one execution unit is connected to the input of the first memory block, which is different тем, что, с целью повышени  достоверности приема за счет ускорени  вхождени  в св зь, введены второй блок пам ти, второй, третий, четвертый сумматоры-накопители, шесть инверторов , второй умножитель, причем первый, второй выходы первого блока пам ти соответственно через первый, второй инверторы соединены с первым и вторым входами первого сумматоранакопител , третий и четвертый входы которого соединены с третьим и четвертым выходами первого блока пам ти , выход первого инвертора соединен с первым входом второго сумматора-накопител , второй, третий входы которого соединены соответственно с вторым и третьим выходами первого блока пам ти, четвертый выход которого через третий инвертор соединен с четвертым входом второго сумматора-накопител , выход которого и выход первого сумматора-накопител  соединены с соответствующими входами первого умножител , выход которого соединенBy the fact that, in order to increase the reliability of reception by speeding up the connection, a second memory block, a second, third, fourth accumulator accumulators, six inverters, a second multiplier, are introduced, the first and second outputs of the first memory block, respectively, through the first , the second inverter is connected to the first and second inputs of the first accumulator, the third and fourth inputs of which are connected to the third and fourth outputs of the first memory block, the output of the first inverter is connected to the first input of the second accumulator adder, second, the third inputs of which are connected respectively to the second and third outputs of the first storage unit, fourth output of which through the third inverter is connected to a fourth input of the second adder-accumulator, the output of which the output of the first adder-accumulator connected to corresponding inputs of said first multiplier, whose output is connected с первым входом с тчматора, выход другого исполнительного блока соединен с первым входом второго блока пам ти, первый и второй выходы которого соответственно через четвертый и п тыйwith the first input from the controller; the output of the other execution unit is connected to the first input of the second memory block, the first and second outputs of which are via the fourth and fifth, respectively инверторы соединены с первым и вторым -входами третьего сумматора-накопител , третий и четвертый входы которого соединены с третьим и четвертым выходами первого блока пам ти,the inverters are connected to the first and second inputs of the third accumulator adder, the third and fourth inputs of which are connected to the third and fourth outputs of the first memory block, выход четвертого инвертора соединен с первым входом четвертого сумматора-накопител , второй и т ретий входы которого соединены с вторым и третьим выходами второго блока пам ти, четвертый выход которого через шестой инвертор соединен с четвертым входом четвертого сумматора-накопител , выход которого и выход третьего сумматора-накопител  соединены с соответствующими входами второго умножител , выход которого соединен с вторым входом сумматора, второй вход блока преобразовани  управл ющего сигнала воthe output of the fourth inverter is connected to the first input of the fourth accumulator adder, the second and third entrances of which are connected to the second and third outputs of the second memory block, the fourth output of which is connected via the sixth inverter to the fourth input of the fourth accumulator, whose output and output of the third adder the accumulator is connected to the corresponding inputs of the second multiplier, the output of which is connected to the second input of the adder, the second input of the control signal conversion unit into Фиг.22 временной сдвиг соединен с входами демодул торов, соответствующие выходы первого и второго блоков пам ти  вл ютс  выходами приемника.the time offset is connected to the inputs of the demodulators, the corresponding outputs of the first and second memory blocks are the outputs of the receiver.