SU148965A1 - Arithmetic device of a digital differential analyzer - Google Patents
Arithmetic device of a digital differential analyzerInfo
- Publication number
- SU148965A1 SU148965A1 SU747930A SU747930A SU148965A1 SU 148965 A1 SU148965 A1 SU 148965A1 SU 747930 A SU747930 A SU 747930A SU 747930 A SU747930 A SU 747930A SU 148965 A1 SU148965 A1 SU 148965A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- binary
- digital differential
- arithmetic device
- differential analyzer
- decimal
- Prior art date
Links
Landscapes
- Other Investigation Or Analysis Of Materials By Electrical Means (AREA)
Description
Известны арифметические устройства цифровых дифференциальных анализаторов последовательного типа, содержащие одноразр дные сумматоры и вентили. Известные цифровые дифференциальные анализаторы (ЦДЛ) работают в различных системах счислени - двоичной или двоично-дес тичной . Однако арифметические и логические устройства этих ЦДЛ резко различны, что исключает переход внутри ЦДЛ от счета по Одной Системе счислени к счету по другой.Known arithmetic devices of digital differential analyzers of the sequential type, containing one-digit adders and gates. The known digital differential analyzers (CDL) work in various number systems - binary or binary-decimal. However, the arithmetic and logical devices of these ZDLs are sharply different, which precludes a transition within the DLC from an account using One Number system to another account.
В предлагаемом устройстве дл обеспечени перехода от счета по двоичной системе счислени к счету по двоично-дес тичной при выполнении действий в интеграторах применена схема коррекции результата на «3 при наличии дес тичного переноса и-на при его отсутствии . Схема состоит из четырех вентилей, одной собирательной схемы и триггера признаков системы счислени , единичный выход .которого (ТПС), соединенный со схемой коррекции, св зан со входом через один из вентилей одноразр дного сумматора.In the proposed device, in order to ensure the transition from the binary number calculation to the binary number binary, when performing actions in integrators, the result correction scheme is applied to "3 in the presence of a decimal i-on transfer in its absence. The circuit consists of four gates, one collective circuit and a trigger for the signs of the number system, a single output of which (TPS), connected to the correction circuit, is connected to the input through one of the single-bit adders.
На ф-иг. 1 показана схема суммировани чисел; на фиг. 2 - таблица , по сн юща выбор временных импульсов, i-выполн ющих -коррекцию .On f-ig. 1 shows a scheme for summing numbers; in fig. 2 is a table explaining the selection of time pulses that i-execute -correction.
Сложение кодов выполн етс в следующей последовательности. Сначала производитс сложение цифр каждого дес тичного разр да как двух четырехразр дных двоичных чисел. Сложение выполн етс одноразр дным сумматором (Сма}. После сложени дес тичных цифр как двоичных кодов производитс коррекци результата, дл чего используетс второй сумматор (Смб).The addition of codes is performed in the following sequence. First, the digits of each decimal digit are added as two four-bit binary numbers. The addition is performed by a one-bit adder (Sma}. After adding the decimal digits as binary codes, the result is corrected, for which the second adder (Smb) is used.
Коррекци производитс по следующему правилу. Если перенос из .дес тичного разр да (из четвертого двоичного разр да) отсутствует, то к полученной сумме прибавл етс число «13 (код 1101). Если перенос имеетс , то к полученной сумме прибавл етс число «3 (код ООН).Corrections are made according to the following rule. If the transfer from the .distribute bit (from the fourth binary bit) is absent, then the number ' 13 (code 1101) is added to the resulting amount. If there is a transfer, then the number "3 (UN code) is added to the amount received.
ль 1Ш96Г)-2maybe 1Sh96G) -2
/JeficTBHf коррекции пронзволпгс от дополнительных временных импу-тьсов , чередующихс с интервалом в 4 такта (4 т). Когда производитс вычитание, прием кода пычитпемого на второй вход сумматора Сма (вход R) производитс с иппертнрованием двоичных разр дов. Управление инвертированием определ етс состо нием запоминающей чейки 7 i (триггер сло.жени и вычитани )./ JeficTBHf correction of spears from additional time impulses alternating with an interval of 4 cycles (4 tons). When the subtraction is performed, the code of the Sma adder (input R) that is being scanned to the second input is received with the interworking of the binary bits. The inversion control is determined by the state of the storage cell 7 i (the trigger of word lay and subtraction).
На фиг. I обозначены также вентили и линии задержки т, а также триггер тгрианлков системы счислени ГЯС, вход щий в схему коррекции.FIG. I also denotes valves and delay lines t, as well as a trigger of the NSG number system, included in the correction circuit.
Предмет изобретени Subject invention
Арифметическое устройство цифрового дифференциального анализатора последовательного типа, содержащее одноразр дные сумматоры и вентили, от л ич а КЩеес -тем, что, с целью обеспечени перехода от Счета в двоичной системе счисл1М1и к счету по двоично-дес тичной системе без изменени остальных устройств анализатора, в нем применена схема коррекции результата на «3 при наличии дес тичного переноса и на «13 при его отсутствии, состо ща из четырех вентилей, олной собирательной схемы и триггера признаков системы счислени , единичный выход которого через один из вентилей, соединенный со схемой коррекции, Св зан со входом одн0ра.зр дного сумматора.An arithmetic unit of a digital differential analyzer of the sequential type, containing one-digit adders and gates, from the LR and KSHTES - that, in order to ensure the transition from the Binary system of C 1M1 to CAL with the binary-decimal system without changing other analyzer devices, It applied the result correction scheme to "3 in the presence of a decimal transfer and on" 13 in its absence, consisting of four gates, an entire collective circuit and a trigger of the notation system signs, a single output which, via one of the valves connected to the correction circuit, is connected to the input of a one-sided adder.
1212
Cu5Cu5
КоррикцииCorrections
::
- % Т-% T
1 one
-8lti I -8lti I
Т ITI
wewe
Признак„ДС Sign "DS
. j. j
vutivuti
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU747930A SU148965A1 (en) | 1961-10-14 | 1961-10-14 | Arithmetic device of a digital differential analyzer |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU747930A SU148965A1 (en) | 1961-10-14 | 1961-10-14 | Arithmetic device of a digital differential analyzer |
Publications (1)
Publication Number | Publication Date |
---|---|
SU148965A1 true SU148965A1 (en) | 1961-11-30 |
Family
ID=48304167
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU747930A SU148965A1 (en) | 1961-10-14 | 1961-10-14 | Arithmetic device of a digital differential analyzer |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU148965A1 (en) |
-
1961
- 1961-10-14 SU SU747930A patent/SU148965A1/en active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
Er | On generating the N-ary reflected Gray codes | |
Agrawal et al. | On modulo (2 n+ 1) arithmetic logic | |
US3813529A (en) | Digital high order interpolator | |
SU148965A1 (en) | Arithmetic device of a digital differential analyzer | |
US3373269A (en) | Binary to decimal conversion method and apparatus | |
RU204275U1 (en) | FAIL-SAFE PROCESSOR WITH ERROR CORRECTION IN THE DATA BYTE | |
SU1462297A1 (en) | Matrix division device | |
RU2758410C1 (en) | Fail-safe processor with error correction in two bytes of information | |
EP0067862B1 (en) | Prime or relatively prime radix data processing system | |
RU2758065C1 (en) | Fault-tolerant processor with error correction in a byte of information | |
SU391560A1 (en) | DEVICE FOR CONSTRUCTION IN SQUARES | |
SU363119A1 (en) | REGISTER OF SHIFT | |
SU972503A1 (en) | Conveyor device for calculating continued fractions | |
SU758144A1 (en) | Device for squaring multidigit binary numbers | |
SU1322264A1 (en) | Dividing device | |
SU737948A1 (en) | Pseudostochastic adder | |
SU484522A1 (en) | Device for generating hyperbolic functions | |
RU2248094C2 (en) | Device for transforming numbers from decimal to binary notation scale | |
SU383050A1 (en) | DEVICE FOR DECODING HAMMING CODE | |
SU404077A1 (en) | CONVERTER OF THE RIGHT BINARY-DECIMAL CRUSHES TO BINARY CRACKS | |
SU888108A1 (en) | Multiplier | |
SU395831A1 (en) | CONVERTER OF THE CORRECT BINARY CROSSBALL INTO BINARY-DECIMAL | |
SU842800A1 (en) | Matrix device for multiplying | |
SU401994A1 (en) | DEVICE FOR DETERMINATION OF MINORANT BINARY CODES | |
SU813420A1 (en) | Device for multiplying binary numbers in complementary codes |