SU1485252A1 - Discrete sequence error detector - Google Patents

Description

Изобретение относится к области автоматики и вычислительной техники и может быть использовано для контроля динамики процессов в дискретных динамических сис2The invention relates to the field of automation and computing and can be used to control the dynamics of processes in discrete dynamic systems.

темах, функционирующих по заданной программе. Целью изобретения является расширение области применения. Устройство содержит блок 1 памяти, группу элементов И 2, выход 3 ошибки устройства, группу элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 4, установочный вход 5 устройства, элемент ИЛИНЕ 6, формирователи 7, 8 импульсов, счетчик 9, триггер 10, группу информационных входов 11, группу информационных выходов 12. Устройство позволяет контролировать последовательность отработки объектом контроля этапов рабочего цикла и выдает сигнал ошибки, если наблюдаемая последовательность отличается от заданной. Положительный эффект достигается за счет введения блока памяти, формирователей, _л группы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ $ и соответствующих связей. 2 ил.topics that operate on a given program. The aim of the invention is to expand the scope. The device contains a memory block 1, a group of elements And 2, an output 3 device errors, a group of elements EXCLUSIVE OR 4, a setup input 5 of the device, an element ILINE 6, drivers 7, 8 pulses, a counter 9, a trigger 10, a group of information inputs 11, a group of information Outputs 12. The device allows you to control the sequence of testing by the control object of the stages of the working cycle and generates an error signal if the observed sequence differs from the specified one. The positive effect is achieved due to the introduction of a memory block, shapers, _l group of elements EXCLUSIVE OR $ and the corresponding links. 2 Il.

ООOO

слcl

юYu

слcl

кэka

Фиг.11

33

14852521485252

4four

Изобретение относится к области автоматики и вычислительной техники и можетThe invention relates to the field of automation and computing and can

быть использовано для контроля динамики процессов в дискретных динамических системах, функционирующих по заданной программе.be used to control the dynamics of processes in discrete dynamic systems operating according to a given program.

Целью изобретения является расширение области применения устройства.The aim of the invention is to expand the scope of the device.

На фиг. 1 изображена функциональная схема устройства; на фиг. 2 — функциональная схема формирователей.FIG. 1 shows a functional diagram of the device; in fig. 2 - functional diagram of the formers.

Устройство содержит (фиг. I) блок 1 памяти, группу И 2 элементов, выход 3 ошибки устройства, группу элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 4, установочный вход 5 устройства, элемент ИЛИ-НЕ 6, формирователи 7 и 8 импульсов, счетчик 9, триггер 10, группу информационных входов 11, группу информационных выходов 12.The device contains (Fig. I) memory block 1, a group of AND 2 elements, an output 3 of a device error, a group of elements EXCLUSIVE OR 4, a setup input 5 of the device, an OR-NOT 6 element, drivers 7 and 8 pulses, a counter 9, a trigger 10, group of information inputs 11, group of information outputs 12.

Формирователь (фиг. 2) содержит триггер Шмидта 13 с интегрирующей /?С-цепочкой на входе.The former (Fig. 2) contains a Schmidt trigger 13 with an integrating /? C-chain at the input.

Настройка устройства на операционную среду конкретного объекта контроля осуществляется следующим образом.'The device is configured for the operating environment of a specific control object as follows.

Весь цикл функционирования контролируемого объекта разбивается на ряд последовательных этапов 5,- (/=1, т), характеризующихся определенной комбинацией значений какой-либо группы двоичных выходных сигналов X//) и для каждого этапа 5, формируется характеристический вектор (динамический инвариант этана)The entire cycle of operation of the controlled object is divided into a series of consecutive stages 5, - (/ = 1, t), characterized by a certain combination of values of a group of binary output signals X //) and for each stage 5, a characteristic vector is formed (ethane dynamic invariant)

α_;·=(αϊ·α2, .... аЦ,α _; · = (Αϊ · α2, .... aC,

'4-1 — если 5; характеризуется значением Х//)=0'4-1 - if 5; characterized by the value of X //) = 0

где а/‘ 0 — если 5; допускает изменениеwhere a / ‘0 - if 5; allows change

значения X//)X values //)

1 —если 5, характеризуется зна101 — if 5, characterized by 10

1515

2020

2525

30thirty

3535

4040

4545

5050

чением Х_;(/)=1sense of X _; (/) = 1

разбиение осуществляется таким образом, что выполняется условие различимости этапов.partitioning is carried out in such a way that the condition of distinguishability of stages is fulfilled.

После того, как такое разбиение выполнено и весь рабочий цикл контролируемого объекта однозначно представлен последовательностью различимых этапов 5\$ъ5з...5т, их динамические инварианты-а|=(аь .... ай) заносятся по последовательным адресам блока 1 памяти таким образом, что знаковые (первые) разряды соответствующих элементов а), представляемых в памяти в дополнительном коде двухбитными комбинациями 01 (4-1), 00 (0) и 11 (— 1), выбираются из памяти по второй группе выходов, а разряды модуля — по первой.After such a partition has been performed and the entire working cycle of the object being monitored is unambiguously represented by a sequence of distinguishable stages 5 \ $ 55з ... 5t, their dynamic invariants, a = (ah .... ah), are entered at the sequential addresses of memory block 1 Thus, the sign (first) bits of the corresponding elements a), represented in the memory in the additional code by two-bit combinations 01 (4-1), 00 (0) and 11 (- 1), are selected from the memory by the second group of outputs, and the bits of the module - at first.

Устройство работает следующим образом.The device works as follows.

Перед началом цикла сигналом нулевого уровня по входу начальной установки устройства счетчик 9 и триггер 10 сброшены 55 в «0». При этом по первой и второй группам выходов блока 1 памяти выбираются соответственно биты модуля и биты знака компонент а₍ ^гД^{инамического} инварианта первого, этапа. С началом рабочего цикла -контролируемой системы появляется сигнал единичного уровня на входе начальной установки, и устройство начинает отслеживать последовательность этапов. Для этого с помощью элементов И 2 группы и ИСКЛЮЧАЮЩЕЕ ИЛИ 4 группы двоичные сигналы X//), поступающие на информационные входы устройства, логически умножаются на биты модуля и суммируются по модулю 2 со знаковыми битами соответствующих элементов а/. При этом пока уровни сигналов Χ/Ζ) соответствуют установленным для первого этапа (т,. е. X//)—1, если α/=—1, и Х,{£)=0, если Х/==4-1)> на выходах элементов' ИСКЛЮЧАЮЩЕЕ ИЛИ 4 группы сохраняется нулевой уровень. Появление сигнала единичного уровня на выходе хотя бы одного элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 4 группы рассматривается как окончание первого этапа. В этот момент логическая единица на выходе элемента ИЛИ-НЕ 6 сменяется нулем. С задержкой, определяемой постоянной времени /?Сцепочки на входе триггера , Шмидта, на выходе первого формирователя 7 также устанавливается логический нуль (постоянная времени выбирается таким образом, чтобы исключить влияние переходных процессов и воздействие импульсных помех). По срезу сигнала с выхода первого формирователя 7 содержимое счетчика 9 увеличивается на единицу. Тем .самым из блока 1 памяти выбирается новый динамический инвариант, соответствующий второму этапу рабочего цикла. Если текущие уровни сигналов Х//) соответствуют установленным для второго этапа, то на выходах всех элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 4 группы восстанавливается нулевой уровень. При этом на выходе элемента ИЛИ-НЕ б вновь устанавливаются уровни логической единицы. На выходе второго формирователя 8 все это время продолжает сохраняться сигнал единичного уровня, поскольку постоянная времени У?Сцепочки здесь выбирается таким образом, чтобы за время, в течение которого сохраняется уровень логического нуля на выходе элемента ИЛИ-НЕ 6, напряжение на емкости йе успевало понизиться до уровня срабатывания триггера. Шмидта. Описанный процесс повторяется по окончании второго этапа, третьего и т. д. Если же на каком-либо этапе увеличение на единицу содержимого счетчика 9 не обеспечивает восстановление нулей на выходах всех элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 4 группы (т. е. уровень какоголибо сигнала X//) отличается от требуемого для данного этапа), то низкий уровень на выходе элемента ИЛИ-НЕ сохраняется в течение более длительного промежутка времени, за которое триггер Шмидта преобразователя 8 успевает переключиться. Низким уровнем по установочному входу триггер 10Before the start of the cycle, the zero-level signal at the input of the initial installation of the device counter 9 and trigger 10 are reset to 55 “0”. At the same time, the first and second groups of outputs of memory block 1 select the module bits and bits of the component a sign respectively ₍ ^{d Dynamic} invariant of the first stage). With the beginning of the duty cycle of the controlled system, a unit level signal appears at the input of the initial installation, and the device starts tracking the sequence stages. For this, using binary elements AND 2 groups and EXCLUSIVE OR 4 groups, binary signals X //), arriving at the information inputs of the device, are logically multiplied by the module bits and summed modulo 2 sign bits of the corresponding elements of a /. At the same time, the signal levels Ζ / установлен) correspond to those established for the first stage (t, e. X //) - 1, if α / = - 1, and X, (£) = 0, if X / == 4- 1)> at the outputs of the elements EXCLUSIVE OR 4 groups, the zero level is maintained. The appearance of a single-level signal at the output of at least one element EXCLUSIVE OR 4 groups is considered as the end of the first stage. At this point, the logical unit at the output of the element OR NOT 6 is replaced by zero. With a delay determined by the time constant /? The hooks at the trigger input, Schmidt, at the output of the first driver 7 also sets a logical zero (the time constant is chosen in such a way as to eliminate the influence of transients and the effects of impulse noise). On a slice of the signal from the output of the first driver 7, the contents of the counter 9 is increased by one. Thus, from the memory block 1, a new dynamic invariant is selected, corresponding to the second stage of the operating cycle. If the current levels of signals X //) correspond to those established for the second stage, then at the outputs of all the elements EXCLUSIVE OR 4 groups, the zero level is restored. At the same time, at the output of the element OR-NOT, the levels of the logical unit are set again. At the output of the second driver 8 all this time, the signal of a single level continues, since the time constant Y? Coupling is chosen so that during the time during which the logical zero level is maintained at the output of the OR-NOT 6 element, the voltage on the capacitor does not have time to go down to trigger trigger level. Schmidt. The described process is repeated at the end of the second stage, the third, and so on. If at any stage an increase in the unit content of counter 9 does not ensure the restoration of zeros at the outputs of all elements EXCLUSIVE OR 4 groups (i.e., the level of any signal X // ) differs from that required for this stage), then the low level at the output of the OR-NOT element is maintained for a longer period of time, during which the Schmidt trigger of the converter 8 has time to switch. Low level on the setup input trigger 10

5five

14852521485252

66

переводится в единичное состояние, формируя при этом сигнал единичного уровня на выходе 3 ошибки и на элементе ИЛИ-НЕ 6.translates into a single state, while forming a single-level signal at the output of error 3 and on the element OR NOT 6.

Тем самым дальнейшая работа устройства блокируется, и на информационных выхо- 5 дах 12 устройства фиксируется номер этапа, на котором обнаружена ошибка.Thus, the further operation of the device is blocked, and the number of the stage at which an error is detected is recorded at the information output 5 of the device 12.

Claims (1)

Формула изобретенияClaim 10ten Устройство для обнаружения ошибок в дискретной последовательности, содержащее триггер, счетчик, элемент ИЛИ-НЕ и группу элементов И, первые входы которых являются группой информационных входов устройства, выходы счетчика являются ин- 15 формационными выходами устройства, вход обнуления счетчика соединен с входом установки в «0» триггера и является установочным входом-устройства, выход триггера соединен с первым входом элемента ИЛИ-НЕ, 20 отличающееся тем, что, с целью расширенияA device for detecting errors in a discrete sequence containing a trigger, a counter, an element of OR NOT and a group of elements AND, the first inputs of which are a group of information inputs of the device, the outputs of the counter are informational outputs of the device, the reset input of the counter is connected to the installation input 0 "trigger and is the installation input device, the trigger output is connected to the first input of the element OR NOT, 20 characterized in that, in order to expand области применения устройства, в него введены группа элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, первый и второй формирователи импульсов и блок памяти, причем группа выходов счетчика соединена с группой адресных входов блока памяти, первая и вторая группы выходов которого соединены соответственно с вторыми входами элементов И группы и с первыми входами элементов ИСКЛЮЧАЮЩЕЕ ИЛИ группы, вторые входы которых соединены с выходами соответствующих элементов И группы, выходы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ группы соединены соответственно с группой входов элемента ИЛИ-НЕ, выход которого соединен с входами первого и второго формирователей импульсов, выход первого формирователя импульсов соединен со счетным входом счетчика, выход второго формирователя импульсов соединен с входом установки в «1» триггера, выход которого является выходом ошибки устройства.the device’s application areas, a group of EXCLUSIVE OR elements is entered into it, the first and second pulse shapers and a memory block, the counter output group being connected to the address input group of the memory block, the first and second output groups of which are connected respectively to the second inputs of the AND elements of the group and to the first the inputs of the elements EXCLUSIVE OR groups, the second inputs of which are connected to the outputs of the corresponding elements AND groups, the outputs of the elements EXCLUSIVE OR groups are connected respectively to the group of inputs of the elements and a NOR output is connected to inputs of the first and second pulse shaping, the output of the first pulse shaper connected to the counting input of the counter, the second pulse shaper output is connected to the input for setting to "1" the flip-flop, whose output is the output of the error.