SU1483632A1 - Digital frequency synthesizer - Google Patents
Digital frequency synthesizer Download PDFInfo
- Publication number
- SU1483632A1 SU1483632A1 SU864171267A SU4171267A SU1483632A1 SU 1483632 A1 SU1483632 A1 SU 1483632A1 SU 864171267 A SU864171267 A SU 864171267A SU 4171267 A SU4171267 A SU 4171267A SU 1483632 A1 SU1483632 A1 SU 1483632A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- code
- output
- accumulator
- adder
- block
- Prior art date
Links
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
Изобретение относитс к радиотехнике и м.б. использовано дл получени дискретной сетки стабильных частот от одного источника опорных колебаний. Цель изобретени - снижение потреблени мощности от источника питани . Цифровой синтезатор частот содержит перестраиваемый г-р 1, делитель частоты 2 с переменным коэффициентом делени (ДПКД), фазовый детектор 3, усилитель 4 посто нного тока, аналоговый сумматор 5, фильтр 6 нижних частот, блок 7 опорных частот, два ЦАП 12 и 13. Дл достижени цели введены блок 8 изменени кода, сумматор 9 кодов и два накопител 10 и 11. Поскольку изменение коэффициентов делени ДПКД 2 на величину ± 1 производитс с помощью сумматора 9 по установочному входу ДПКД 2 на частоте, в N1 раз ниже частоты г-ра 1, то снижаетс потребление мощности от источников питани . Соединение тактовых входов накопителей 10, 11 и блока 8 с выходом блока 7 позвол ет также уменьшить врем точной подстройки на нужную частоту. 1 ил.The invention relates to radio engineering and m. used to obtain a discrete grid of stable frequencies from a single source of reference oscillations. The purpose of the invention is to reduce power consumption from a power source. The digital frequency synthesizer contains tunable rr 1, frequency divider 2 with variable division factor (DDC), phase detector 3, amplifier 4, direct current, analog adder 5, low pass filter 6, block 7 of reference frequencies, two DACs 12 and 13 To achieve the goal, a code change block 8 is entered, the adder 9 codes and two accumulators 10 and 11. Since the division factors of the DPDK 2 by a value of ± 1 are changed using the adder 9 via the set input of the PDKD 2 at a frequency N 1 times lower -pa 1, then reduced power consumption from n sources Itani. Connecting the clock inputs of the accumulators 10, 11 and block 8 with the output of block 7 also makes it possible to reduce the fine tuning time to the desired frequency. 1 il.
Description
4four
0000
соwith
о соabout with
№No
314314
Изобретение относитс к радиотехнике и может быть использовано дл получени дискретной сетки стабильных частот от одного источника опорных колебаний.The invention relates to radio engineering and can be used to obtain a discrete grid of stable frequencies from a single source of reference oscillations.
Целью изобретени вл етс снижение потреблени мощности от источника питани .The aim of the invention is to reduce power consumption from a power source.
На чертеже представлена электрическа структурна схема цифрового синтезатора частот.The drawing shows an electrical structural diagram of a digital frequency synthesizer.
Цифровой синтезатор частот содержит перестраиваемый генератор 1, делитель 2 частоты с переменным коэффициентом делени (ДПКД), фазовый детектор 3, усилитель 4 посто нногоThe digital frequency synthesizer contains a tunable oscillator 1, a divider 2 frequencies with a variable division factor (DCD), a phase detector 3, an amplifier 4 constant
тока, аналоговый сумматор 5, фильтрcurrent, analog adder 5, filter
де опорной частоты на втором выходе блока 8 изменени кода по вл етс О, что приводит к уменьшению выходного кода сумматора 9 и коэффициента делени ДПКД 2 до величины N n,+ 1,de reference frequency at the second output of the code change block 8 appears O, which leads to a decrease in the output code of the adder 9 and the division ratio of the DPCD 2 to the value N n, + 1,
В результате средний коэффициент делени ДПКД 2 за период остаетс равным п,+ 2.As a result, the average division ratio of the PDCD 2 for the period remains equal to n, + 2.
В следующем периоде опорной часто6 нижних частот, блок 7 опорных частот (БОЧ), блок 8 изменени кода, 20 сумматор 9 кодов, первый накопитель 10, второй накопитель 11, первый циф- роаналоговый преобразователь (ЦАП) 12, второй ЦАП 13.In the next period of the reference frequency, the lower frequencies, the reference frequency block 7 (BOC), the code change block 8, 20 adder 9 codes, the first drive 10, the second drive 11, the first digital-analog converter (DAC) 12, the second DAC 13.
Цифровой синтезатор частот работа- 25 ты блок 8 изменени кода возвращаетс ет следующим образом.в исходное состо ние ичкоэффициентA digital frequency synthesizer of operation — the code change block 8 returns as follows: in its initial state, the coefficient is
Перестраиваемый генератор 1, ДПКД 2, фазовый детектор 3, усилитель 4, аналоговьй.сумматор 5 и фильтр 6 об-Tunable oscillator 1, DPKD 2, phase detector 3, amplifier 4, analog summator 5 and filter 6 rev.
30thirty
разуют кольцо фазовой автоподстройки При целочисленном коэффициенте делени ДПКД 2 (п,) на кодовый вход первго накопител 10 поступает код нул (п, 0). Сигнал переноса в первом накопителе 10 отсутствует, а код 35 суммы на кодовом выходе первого накопител 10 может быть любой, квазислучайный . Если на кодовые входы n 2 первого накопител 10 подать код какого-нибудь числа, а затем выключить 40 его, то на кодовом выходе первого накопител 10 также может быть квазислучайный код. Код суммы второго накопител 11 измен етс после кажделени ДПКД 2 до поступлени очередного импульса переноса равен п,+ 2.Phase self-tuning ring is expanded. With the integer division ratio of the DPCD 2 (n,), the code input of the first accumulator 10 receives the code zero (n, 0). The transfer signal in the first drive 10 is missing, and the amount code 35 on the code output of the first drive 10 can be any, quasi-random. If the code inputs n 2 of the first accumulator 10 give the code of some number and then turn off 40 of it, then the code output of the first accumulator 10 can also have a quasi-random code. The code of the sum of the second accumulator 11 is changed after the passage of the DPCD 2 before the arrival of the next transfer pulse is equal to n, + 2.
Если в первом накопителе 10 код на выходе суммы равен нулю, то на выходе пер еноса второго накопител 11 импульсы переноса отсутствуют и коэффициент делени ДПКД 2 в каждый период делени равен п(+ 2.If in the first accumulator 10 the code at the output of the sum is zero, then at the output of the transfer of the second accumulator 11 there are no transfer pulses and the division ratio of DPDD 2 in each division period is equal to n (+ 2.
При включении дробных разр дов по кодовому входу первого накопител 10 импульсы переноса с выхода переноса первого накопител 10 поступают на сумматор 9, суммируютс в нем с кодом целой части и в некоторых периодах делени ДПКД 2 увеличивают его коэффициент делени на единицу.When fractional bits are turned on, the code input of the first accumulator 10 carries the transfer pulses from the transfer output of the first accumulator 10 to the adder 9, summed in it with the integer part code and in some periods of the PDKD 2 increases its division ratio by one.
На кодовые входы второго накопител 11 каждый период опорной частодого импульса с БОЧ 7. Импульсы пере-45 ты поступает разный код, и на вько- носа с второго накопител 11 поступают на вход блока 8 изменени кода, который осуществл ет изменение кода на величину + 1. В исходном состо нии с первого выхода блока 8, кото- JQ рый осуществл ет изменение кода на +1, на вход первого разр да сумматора 9 поступает О, а с второго выхода , который осуществл ет изменение кода на -1, на вход второго разр да 55 сумматора 9 поступает 1. В результате код, поступающий на кодовый вход сумматора 9 (п), на его выходе/ увеличиваетс на две единицы и коде переноса второго накопител 11 по вл ютс импульсы с переменным законом следовани . По этому же закону происходит модул ци коэффициентов делени ДПКД 2.The code inputs of the second accumulator 11 each period of the reference frequency pulse with the DRC 7. Transmit pulses receive a different code, and the input from the second accumulator 11 is fed to the input of the code change unit 8, which changes the code by + 1 In the initial state, from the first output of block 8, which JQ ry changes the code by +1, to the input of the first digit of the adder 9 it enters O, and from the second output, which changes the code by -1, to the input of the second bit 55 of the adder 9 enters 1. As a result, the code arriving at the Marketing input of the adder 9 (n), its output / increased by two units and the code transfer of the second accumulator 11 are pulses with a variable law sequencers. By the same law, the modulation of DPKD 2 division coefficients occurs.
Дл дополнительной аналоговой компенсации первый и второй выходы блока 8 изменени кода включены на входы второго ЦАП 13 с соответствующими весовыми коэффициентами, выходной сигнал которого имеет форму зеркального отображени функции изменени коэффициентов делени . Этот сигнал компенсирует изменени коэффиэффициент делени ДПКД 2 становитс равным N 2.For additional analog compensation, the first and second outputs of the code change unit 8 are connected to the inputs of the second D / A converter 13 with corresponding weights, the output of which is in the form of a mirror image of the function of changing the division factors. This signal compensates for changes in the DPKD 2 division ratio becomes N 2.
При поступлении импульса переноса на вход блока 8 изменени кода на его первом выходе по вл етс уровень 1 на врем , равное двум периодам опорной частоты с выхода БОЧ 7 или двум периодам колебаний по выходу ДПКД 2, что характерно дл режима синхронизма. По вление единицы на два периода приводит к увеличению на единицу выходного кода сумматора 9. Коэффициент делени ДПКД 2 равен j . В следующем перио0When a transfer pulse arrives, level 1 appears at the input of block 8 of the code change at its first output for a time equal to two periods of the reference frequency from the output of the DRF 7 or two periods of oscillations from the output of the PDDK 2, which is typical of synchronization mode. The occurrence of a unit by two periods leads to an increase by one of the output code of the adder 9. The division coefficient of the DPCD 2 is equal to j. In the next period
де опорной частоты на втором выходе блока 8 изменени кода по вл етс О, что приводит к уменьшению выходного кода сумматора 9 и коэффициента делени ДПКД 2 до величины N n,+ 1,de reference frequency at the second output of the code change block 8 appears O, which leads to a decrease in the output code of the adder 9 and the division ratio of the DPCD 2 to the value N n, + 1,
В результате средний коэффициент делени ДПКД 2 за период остаетс равным п,+ 2.As a result, the average division ratio of the PDCD 2 for the period remains equal to n, + 2.
В следующем периоде опорной частоделени ДПКД 2 до поступлени очередного импульса переноса равен п,+ 2.In the next period of the reference frequency DPKD 2 before the arrival of the next transfer pulse is equal to n, + 2.
Если в первом накопителе 10 код на выходе суммы равен нулю, то на выходе пер еноса второго накопител 11 импульсы переноса отсутствуют и коэффициент делени ДПКД 2 в каждый период делени равен п(+ 2.If in the first accumulator 10 the code at the output of the sum is zero, then at the output of the transfer of the second accumulator 11 there are no transfer pulses and the division ratio of DPDD 2 in each division period is equal to n (+ 2.
При включении дробных разр дов по кодовому входу первого накопител 10 импульсы переноса с выхода переноса первого накопител 10 поступают на сумматор 9, суммируютс в нем с кодом целой части и в некоторых периодах делени ДПКД 2 увеличивают его коэффициент делени на единицу.When fractional bits are turned on, the code input of the first accumulator 10 carries the transfer pulses from the transfer output of the first accumulator 10 to the adder 9, summed in it with the integer part code and in some periods of the PDKD 2 increases its division ratio by one.
На кодовые входы второго накопител 11 каждый период опорной частоты поступает разный код, и на вько- At the code inputs of the second accumulator 11, each period of the reference frequency receives a different code, and
де переноса второго накопител 11 п вл ютс импульсы с переменным законом следовани . По этому же закону происходит модул ци коэффициентов делени ДПКД 2.The transfer of the second accumulator 11 p are pulses with a variable law of succession. By the same law, the modulation of DPKD 2 division coefficients occurs.
Дл дополнительной аналоговой компенсации первый и второй выходы блока 8 изменени кода включены на входы второго ЦАП 13 с соответствующими весовыми коэффициентами, выходной сигнал которого имеет форму зеркального отображени функции изменени коэффициентов делени . Этот сигнал компенсирует изменени коэффциентов делени , св занные с образованием импульсов переноса второго накопител 11, т.е. с модул цией коэффициентов делени , а изменени , св занные с изменением суммы на кодовом выходе второго накопител 11, компенсируютс при помощи первого ЦАП 12.For additional analog compensation, the first and second outputs of the code change unit 8 are connected to the inputs of the second D / A converter 13 with corresponding weights, the output of which is in the form of a mirror image of the function of changing the division factors. This signal compensates for changes in the fission coefficients associated with the formation of transfer pulses of the second accumulator 11, i.e. the modulation of the division factors, and the changes associated with the change in the sum at the code output of the second accumulator 11, are compensated for using the first DAC 12.
Сигналы первого и второго ЦАП 12 и 13 поступают на аналоговый сумматор 5 со своими весовыми коэффициентами , которые завис т от параметров кольца фазовой автоподстройки.The signals of the first and second D / A converters 12 and 13 are fed to an analog adder 5 with their own weighting factors, which depend on the parameters of the phase locked loop.
Поскольку изменение коэффициентов делени ДПКД 2 на величину fl производитс с помощью сумматора 9 по установочному входу ДПКД 2 на частоте в п раз ниже частоты перестраиваемого генератора 1, это позвол ет снизить потребл емую мощность от источников питани . Соединение тактовых входов первого и второго накопителей 10, 11 и блока 8 изменени кода с выходом БОЧ 7 позвол ет также уменьшить врем точной подстройки на нужную частоту, так как программа управлени коэффициентами делени в ДПКД 2 не зависит от его входной частоты.Since the change in the division ratio of the PDDK 2 by the value of fl is made using the adder 9 by the installation input of the PDKD 2 at a frequency n times lower than the frequency of the tunable generator 1, this reduces the power consumption from the power sources. Connecting the clock inputs of the first and second accumulators 10, 11 and block 8 of the code change with the output of the DRC 7 also allows you to reduce the fine tuning time to the desired frequency, since the program for controlling the division coefficients in PDCD 2 does not depend on its input frequency.
Claims (1)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU864171267A SU1483632A1 (en) | 1986-12-30 | 1986-12-30 | Digital frequency synthesizer |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU864171267A SU1483632A1 (en) | 1986-12-30 | 1986-12-30 | Digital frequency synthesizer |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1483632A1 true SU1483632A1 (en) | 1989-05-30 |
Family
ID=21276647
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU864171267A SU1483632A1 (en) | 1986-12-30 | 1986-12-30 | Digital frequency synthesizer |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1483632A1 (en) |
-
1986
- 1986-12-30 SU SU864171267A patent/SU1483632A1/en active
Non-Patent Citations (1)
Title |
---|
За вка EP № 0089719, кл. Н 03 L 7/18, 7/22, 1983. Патент GB № 2117198, кл. Н 03 L 7/00, 7/18, 1983. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
RU2134930C1 (en) | Frequency synthesizer incorporating provision for fractional division and residual error correction | |
US5517534A (en) | Phase locked loop with reduced phase noise | |
FI973654A0 (en) | With digital synthesizer controlled PLL frequency synthesizer which includes clean-up PLL | |
JPH025339B2 (en) | ||
US4185247A (en) | Means for reducing spurious frequencies in a direct frequency synthesizer | |
JP2807703B2 (en) | Signal generator | |
SU1483632A1 (en) | Digital frequency synthesizer | |
US6268780B1 (en) | Frequency synthesizer with digital frequency lock loop | |
US5450028A (en) | Discrete-time signal processing system | |
EP0213636A2 (en) | Frequency synthesizer of a phase-locked type with a sampling circuit | |
SU785943A1 (en) | Frequency synthesizer | |
SU1515364A1 (en) | Digital frequency synthesizer | |
SU1202054A1 (en) | Frequency synthesizer | |
SU1543545A1 (en) | Frequency synthesizer | |
SU884157A1 (en) | Digital frequency synthesizer | |
SU794706A1 (en) | Frequency synthesizer | |
SU1042187A1 (en) | Frequency synthesizer | |
KR20030051976A (en) | Phase locked loop with autocalibration device of voltage controlled oscillator | |
SU1283964A1 (en) | Frequency synthesizer | |
SU1118936A1 (en) | Digital device for reproducing phase shifts | |
SU1656680A1 (en) | Frequency synthesizer | |
SU1478327A1 (en) | Frequency synthesizer | |
SU1677871A1 (en) | Digital frequency synthesizer | |
SU830652A1 (en) | Frequency synthesizer | |
SU1022312A1 (en) | Frequency synthesizer |