SU1465804A1 - Follow-up frequency meter - Google Patents

Abstract

Изобретение относитс  к технике автоматического измерени  частоты. Цель изобретени  - повьппение быстродействи . Дл  достижени  цели в сле- д ший частотомер введены первьй и второй регистры 5, 6, сумматор кодов 7, третий регистр 8 и элемент задержки 9, След щий частотомер также содержит генератор 1 эталонной частоты , делитель 2 частоты, формирователь 3. адпульх1ов и управл емый делитель 4 частоты. Частотомер может быть использован в быстродействуюпи« измерительных системах. 2 ил.This invention relates to an automatic frequency measurement technique. The purpose of the invention is to improve speed. To achieve the goal, the first and second registers 5, 6, the adder of codes 7, the third register 8 and the delay element 9 are entered in the next frequency meter. The next frequency meter also contains the generator 1 of the reference frequency, the divider 2 frequencies, the driver 3. adpulch1 and control splittable frequency divider 4. Frequency meter can be used in high-speed measuring systems. 2 Il.

Description

Изобретение относится к измерительной технике и предназначено для автоматического измерения частоты с выдачей результата измерения в цифровом коде.The invention relates to measuring equipment and is intended for automatic frequency measurement with the issuance of the measurement result in a digital code.

Цель изобретения - повышение быстродействия.The purpose of the invention is improving performance.

На фиг.1 приведена функциональная схема следящего фиг.2 приведены боту устройства ниях измеряемыхFigure 1 shows the functional diagram of the tracking figure 2 shows the bot devices measured

Следящий частотомер содержит генератор 1 эталонной частоты, делитель 2 частоты, формирователь 3 импульсов, управляемый делитель 4 частоты, первый 5 и второй 6 регистры, сумматор 7 кодов, третий регистр 8 и элемент. 9 задержки.The tracking frequency meter contains a reference frequency generator 1, a frequency divider 2, a pulse shaper 3, a controlled frequency divider 4, the first 5 and second 6 registers, an adder 7 of codes, a third register 8 and an element. 9 delays.

Выход генератора 1 эталонной частоты соединен с входом делителя 2 частоты, выход которого соединен с третьим входом формирователя 3 импульсов, первый вход которого является входом устройства, второй вход формирователя 3 импульсов соединен с первым выходом управляемого делителя 4 частоты, вход сброса которого соединен с третьим выходом форми- jq рователя 3 импульсов, первый выход которого соединен через элемент 9 задержки с тактовыми входами регистров 5 и 6. Выходы регистра 5 являются выходом устройства и соединены соответственно с информационными входами управляемого делителя 4 частоты,” второй выход которого соединен с информационными входами второго регистра 6, вход сброса которого соедиI нен с первым выходом управляемого делителя 4 частоты. Выход регистра 6 соединен с первым входом сумматора: 7кодов, второй вход которого соединен с выходом регистра 8, выходы сумматора Ί кодов соединены с информационными входами регистра 5.The output of the reference frequency generator 1 is connected to the input of the frequency divider 2, the output of which is connected to the third input of the pulse shaper 3, the first input of which is the input of the device, the second input of the pulse shaper 3 is connected to the first output of the controlled frequency divider 4, the reset input of which is connected to the third output generator jq of pulse puller 3, the first output of which is connected via delay element 9 to the clock inputs of registers 5 and 6. The outputs of register 5 are the output of the device and are connected respectively to information GOVERNMENTAL inputs managed 4 frequency divider, "a second output of which is connected to the data inputs of the second register 6 whose reset input soediI nen managed to a first output frequency divider 4. The output of register 6 is connected to the first input of the adder: 7 codes, the second input of which is connected to the output of register 8, the outputs of the adder Ί codes are connected to the information inputs of register 5.

Устройство работает следующим образом.The device operates as follows.

В исходном состоянии код на выходе регистра 5 М_о = 00.„.О. Двоич- . ный код на выходах регистра 6 в исходном состоянии N₍=011 ... 1. На втором выходе управляемого делителя 4 частоты код L_e=00...0. В третьем ре-;55 гистре 8 записан двоичный код И, десятичный эквивалент которого М = =(2* +1), где R - разрядность регист* ра 5. Так при R = 3; 4; 5 числовое значение двоичного кода М* = 9; 17;In the initial state, the code at the output of the register is 5 М _о = 00. „. О. Binary. the code at the outputs of register 6 in the initial state N ₍ = 011 ... 1. At the second output of the controlled frequency divider 4, the code is L _e = 00 ... 0. In the third; 55; 8, binary code And, the decimal equivalent which M = (2 * +1), where R is the bit depth of the register * pa 5. So for R = 3; 4; 5 the numerical value of the binary code is M * = 9; 17;

31. Сумматор 7 кодов суммирует два двоичных кода N, и М, в результате в исходном состоянии на его выходах сформирован код М_?о. Данный сигнал поступает на вход переноса в младшем разряде первого слагаемого сумматора 7 кодов. Когда R=3, значение кода М_хо = N, (+) М=01 11 + 1001=0001, где ф - означает операцию суммирования двоичных кодов.31. The adder 7 codes sums two binary codes N, and M, as a result, in the initial state at its outputs, the code M _? О is formed. This signal is fed to the transfer input in the low order of the first term of the adder 7 codes. When R = 3, the value of the code is M _xo = N, (+) M = 01 11 + 1001 = 0001, where φ is the operation of summing binary codes.

Генератор 1 эталонной частоты формирует последовательность импульсов высокостабильной эталонной частоты f_эг, которая поступает на вход делителя 2 частоты (фиг.2а). Частота £_эТ на выходе делителя 2 частоты соответствует номинальному значению измеряемой частоты f_% последовательности импульсов, поступающих на вход устройства. Последовательность импульсов частоты следования £^_т(фиг.2а) с выхода делителя 2 частоты поступает на третий вход формирователя 3 импульсов, который до прихода первого импульса измеряемой частоты f_?T блокирует прохождение импульсов частоты f '_9T на его второй выход и далее на счётный вход управляемого делителя 4 частоты. При этом на D-входы управляемого делителя 4 частоты подан двоичный код Ν_β=Μ^_ο с выходов регистра 5. Управляемый делитель 4 частоты с переменным коэффициентом деления выполняет функцию деления частоты f^_T следования импульсов, поступающих на его тактовый вход (фиг.2в,ё,и), а двоичный код на его втором выходе характеризует текущее значение отношения двух частот и f_x в момент прихода импульсного сигнала на вход установки в ”0 управляемого делителя 4 частоты. В фиксированные моменты времени коэффициент деления К управляемого дёлителя 4 частоты определяется его разрядностью и__двоичным ко£ом на его D-входах, К-=2~ N;, где η - разрядность управляемого, делителя 4 частоты; Ν; - двоичный код на D-входах; i=l,2.....(2 -1)номер периода Т_х; измеряемой частоты \ При поступлении первого импульса •измеряемой частоты f_x в момент вре(мени (фиг,2б,д,з) формирователь импульсов на первом и третьем выходах формирует импульсные сигналы заданной длительности. Снимается запрет на прохождение импульсной последовательности с третьего входа на второй выход формирователя 3 импульсов. Импульсный сигнал с первого выхода поступает на вход элемента 9 задержки, и на тактовый вход второго регистра 6, в котором записывается двоичный код L_o с вторых выходов управляемого делителя 4 частоты. При этом значение двоичного кода N на выходах регистра 6 не изменяется, так как значение двоичного кода L_o на входах регистра 6 соответствует его исходному состоянию. Через временной интервал c_i , равный времени формирования результата суммирования 20 М кодов в сумматоре 7 кодов, импульсный сигнал с выхода элемента 9 задержки поступает на тактовый вход регистра 5, в котором устанавливается двоичный код с выходов, сумматора 7 кодов. Импульсный сигнал с третьего выхода формирователя 3 импульсов поступает на вход установки в 0 управляемого делителя 4 частоты, который находится в исходном состоянии. Последовательность импульсов частоты следования, f поступает на тактовый вход управляемого делителя 4 частоты, на D-входы которого подается двоичный код N, =N^=00.. .0.1.The generator 1 of the reference frequency generates a pulse train of a highly stable reference frequency f _eg , which is fed to the input of the frequency divider 2 (figa). The frequency £ _eT at the output of the frequency divider 2 corresponds to the nominal value of the measured frequency f _{% of the} sequence of pulses received at the input of the device. The sequence of pulses of the repetition frequency £ ^ _t (Fig.2a) from the output of the frequency divider 2 is fed to the third input of the pulse shaper 3, which blocks the passage of frequency pulses f ' _9T to its second output and then to the counted one until the first pulse of the measured frequency f _{? T} input of a controlled frequency divider 4. In this case, a binary code Ν _β = Μ ^ _{ο is} supplied to the D-inputs of the controlled frequency divider 4 from the outputs of register 5. The controlled frequency divider 4 with a variable division coefficient performs the function of dividing the pulse frequency f ^ _T of the pulses arriving at its clock input (Fig. 2c, e, u), and the binary code at its second output characterizes the current value of the ratio of the two frequencies and f _x at the time of the pulse signal arriving at the input of the setting at ”0 of the controlled frequency divider 4. At fixed time instants, the division coefficient K of the controlled frequency divider 4 is determined by its bit capacity and __ binary kom at its D inputs, K- = 2 ~ N ;, where η is the bit depth of the controlled frequency divider 4; Ν; - binary code on the D-inputs; i = l, 2 ..... (2 -1) period number T _x ; of the measured frequency \ When the first pulse arrives • of the measured frequency f _x at the time (less (fig, 2b, d, h) the pulse shaper generates pulse signals of a given duration on the first and third outputs. The ban on the passage of the pulse sequence from the third input to the second is lifted the output of the pulse shaper 3. The pulse signal from the first output is fed to the input of the delay element 9, and to the clock input of the second register 6, in which the binary code L _o from the second outputs of the controlled frequency divider 4 is recorded. the beginning of the binary code N at the outputs of the register 6 does not change, since the value of the binary code L _o at the inputs of the register 6 corresponds to its initial state. After a time interval c _i equal to the time of formation of the result of the summation of 20 M codes in the adder 7 codes, a pulse signal from the output delay element 9 is fed to the clock input of register 5, in which a binary code is set from the outputs of the adder 7 codes. which is in its original state. The sequence of pulses of the repetition rate, f goes to the clock input of a controlled frequency divider 4, to the D-inputs of which a binary code N is supplied, = N ^ = 00 .. .0.1.

На первом выходе управляемого делителя 4 частоты формируются импульсные сигналы, частота следования которых определяется выражением =f>_T N,/2ⁿ. Если значение измеряемой частоты f_x входной импульсной последовательности больше значения частоты следования импульсов f, то момент прихода очередного импульса частоты f_x на первый вход формирователя 3 импульсов наступит раньше,чем момент появления импульсного сигнала на первом выходе управляемого делителя 4 частоты. В этом случае с мо- . мента прихода первого импульса измеряемой частоты f_x управляемый делитель 4 частоты подсчитывает число периодов следования импульсов часто-’ ты f_эг за первый период Τ_χ следования импульсов частоты f_x, т.е. Т_х = = Ν,Τ_?Γ, где Ν, - число импульсов частоты f^_T, подсчитанное за период Т_к; T_gT - период следования импульсов на втором выходе формирователя 3. импульЧисло N, также характеризует отдвух частот следования имfx и fj_T,. т.е. N_f »f^,/f_x. изменение .состояния управделителя 4 частоты происхоначальном значении коэффи, а не при К = 0,At the first output of the controlled frequency divider 4, pulse signals are formed, the repetition rate of which is determined by the expression = f> _T N, / 2 ⁿ . If the value of the measured frequency f _{x of the} input pulse sequence is greater than the value of the pulse repetition rate f, then the moment of arrival of the next pulse of frequency f _x at the first input of the pulse shaper 3 will occur earlier than the moment the pulse appears at the first output of the controlled frequency divider 4. In this case, with mo-. the arrival time of the first pulse of the measured frequency f _{x the} controlled frequency divider 4 calculates the number of periods of repetition of the pulses of frequency f _eg for the first period Τ _{χ of the} repetition of pulses of frequency f _x , i.e. T _x = = Ν, Τ _{? Γ} , where Ν, is the number of pulses of frequency f ^ _T , calculated over the period T _k ; T _gT is the pulse repetition period at the second output of the shaper 3. pulse Number N also characterizes the two repetition frequencies imfx and fj _T ,. those. N _f »f ^, / f _x . a change in the state of the frequency divider 4 at the initial value of the coefficient, and not at K = 0,

V сов ношение пульсов Так как ля емо го дит при циента деления К=1 то выражение коэффициента деления управляемого делителя 4 частоты К -1= = Μ* - N * илиV is the ratio of the pulses. Since it is for a division coefficient K = 1, then the expression for the division coefficient of the controlled divider 4 of the frequency K -1 = Μ * - N * or

К = (М_о +I)-N*; К=М* - N*, М_1ж=М*<1, (1) где N - десятичный эквивалент текущего значения двоичного кода на выходах регистра 5;K = (M _o + I) -N *; K = M * - N *, M _1zh = M * <1, (1) where N is the decimal equivalent of the current value of the binary code at the outputs of register 5;

М* - L* емкость регистра 5 или управляемого делителя 4 частоты, * =M * - L * capacity of register 5 or controlled frequency divider 4, * =

О fOh f

L* = 2 ; R = η;. R - разрядность управляемого делителя 4 частоты и регистра 5 со25 ответственно.L * = 2; R = η ;. R - bit depth of the controlled frequency divider 4 and register 5 so25 respectively.

С поступлением на вход устройства второго импульса последовательное· ти измеряемой частоты f_x в момент Ц (фиг.2г,ж,к) по импульсному сигналу с первого выхода формирователя 3 импульсов, поступающему на тактовый вход регистра 6, двоичный код с второго выхода управляемого делителя 4 частоты устанавливается во втором регистре 6, а по импульсному сигналу, поступающему с третьего выхода формирователя 3 импульсов с задержкой на вход установки в состояние О'* управляемого делителя 4 частоты, происходит установка в исходное состояние управляемого делителя 4 частоты. Десятичный эквивалент двоичного кода L, определяет 45_готношение частот f^_T и f_x двух им'пульсный последовательностей, т.е.Upon receipt of a second pulse of measured frequency f _x at the input C of the second pulse at the moment C (Fig. 2d, g, k) by the pulse signal from the first output of the 3 pulse shaper, received at the clock input of register 6, a binary code from the second output of the controlled divider 4 frequencies is set in the second register 6, and on the pulse signal from the third output of the shaper 3 pulses with a delay at the input to the installation in the state O '* of the controlled frequency divider 4, the control is set to the initial state Itel 4 frequencies. The decimal equivalent of the binary code L determines 45 _{g the} ratio of the frequencies f ^ _T and f _x two impulse sequences, i.e.

1* = f,_T/f_x, откуда следует, что значение измеряемой частоты f_х может быть выражено как f_x ⁼ f ^_T /L ,.1 * = f, _T / f _x , whence it follows that the value of the measured frequency f _x can be expressed as f _x ⁼ f ^ _T / L,.

(2)(2)

Десятичный эквивалент двоичного кода N_x на выходах первого регистра 5 соответствует измеряемой частоте f\ только в том случае, когда выполняется равенство измеряемой частоты \ f_t входной последовательности и частоты следования импульсов fс первого выхода управляемого делителя 4 (3) котором f_x = (3) f' (4) что для ' значевходной , частоты. При этом значение частоты fya следования импульсов может быть определено как fua=f,_T/K_x, где К_х установленный коэффициент деления управляемого делителя 4 частоты в случае равенства f_x =f^ » Учитывая выражение (1) коэффициент деления К_х может быть выражен как К, = Μ* - Ν_χ*, а значение частоты следования импульсов на первом выходе управляемого делителя 4 частоты как = f'_n / (Μ* - Ν_χ )The decimal equivalent of the binary code N _x at the outputs of the first register 5 corresponds to the measured frequency f \ only if the measured frequency \ f _{t of the} input sequence and the pulse repetition rate fc are equal to the first output of the controlled divider 4 (3) which f _x = (3 ) f '(4) which is for the' znachohodnogo, frequency. In this case, the value of the pulse repetition rate fya can be defined as fua = f, _T / K _x , where K _{x is the} established division coefficient of the controlled frequency divider 4 in the case of equality f _x = f ^ ”Given expression (1), the division coefficient K _x can be expressed as K, = Μ * - Ν _χ *, and the pulse repetition rate at the first output of the controlled frequency divider 4 as = f ' _n / (Μ * - Ν _χ )

Учитывая условие, при =fiMi из выражений (2) и =С/(мТ - N* ) .Given the condition, for = fiMi from expressions (2) and = C / (mT - N *).

ОткудаWhere from

Nt= (Mt - L*).Nt = (Mt - L *).

Из выражения (4) следует, установки соответствия между нием измеряемой частоты f_x импульсной последовательности и зна-= чением двоичного кода N_x на выходах регистра 5'необходимо за период измеряемой частоты f_x определить значение двоичного кода Ц и полученное значение вычесть из значения двоичного кода М₍. В устройстве операция вычитания заменена операцией сложения прямого кода М₍, установленного постоянно в регистре 8, значение которого определяется выбранной для устройства разрядностью регистра 5, и обратного кода L₄, поступающего на сумматор 7 кодов с инверсных выходов триггеров, входящих в состав регистра 6» Суммирование кодов в сумматоре 7 кодов производится с учетом сигнала переполнения результата суммирования» Сигнал переполнения поступает на вход переноса в младшем разряде первого слагаемого сумматора 7 кодов» Двоичный код на выходе сумматора кодов 7 равенFrom expression (4) it follows that the correspondence between the measured frequency frequency f _{x of the} pulse sequence and the value of the binary code N _x at the outputs of the register 5 is established. It is necessary to determine the value of the binary code C for the period of the measured frequency f _x and subtract the obtained value from the value of the binary code M ₍ . In the device, the subtraction operation is replaced by the operation of adding the direct code M ₍ permanently set in register 8, the value of which is determined by the width of register 5 selected for the device, and the reverse code L ₄ received on the 7 codes from the inverse outputs of the triggers that are part of the register 6 ”The codes are summed in the adder of 7 codes taking into account the overflow signal of the summation result” The overflow signal is sent to the transfer input in the low order of the first term of the adder of 7 codes ”Binary code at the output of the adder of codes 7 is equal to

N_x - L, .N _x - L,.

_; Через временной интервал, с выхода элемента 9 задержки импульса ный сигнал поступает на тактовый вход первого регистра 5 и последний ; устанавливается в состояние, при котором на его выходах устанавливает- J ся двоичный код N_x, значение которого соответствует измеряемой частоте f_K входной импульсной после‘довательности. _; After a time interval, from the output of the delay element 9, the pulse signal is supplied to the clock input of the first register 5 and the last; is set to a state in which J binary code N _{x is} set at its outputs, the value of which corresponds to the measured frequency f _{K of the} input pulse sequence.

Если значение измеряемой частоты f_x входной последовательности окажется меньше частоты следования импульсных сигналов на первом выходе управляемого делителя 4 частоты, т.е. f_x < в момент времени (фиг₀2з-к), то на второй вход формирователя 3 импульсов импульсный сигнал поступает реньше, чем очередной импульсный сигнал на первом входе формирователя 3 импульсов <, В этом случае импульсный сигнал с первого выхода управляемого делителя 4 частоты поступает на вход установки в состояние 0 регистра 6 и устанавливает его в исходное состояние. Одновременно с этим данный импульсный сигнал поступает на второй вход формирователя 3 импульсов, в котором . при этом запрещается прохождение импульсов последовательности частоты f'_3T.на второй выход формирователя 3 импульсов» В момент формирования импульсного сигнала на первом выходе управляемого делителя 4 частоты значение двоичного кода L₍ на его вторых выходах равно нулю, т»е» L_f= ₍ = 00»»„О» В результате этого до прихода очередного импульса измеряемой частоты f_x значение двоичного кода на выходах регистра 6, а следовательно, и на D-входах первого регистра 5, соответствует исходному ^! состоянию» Первый импульс послёдов.атёльности измеряемой частоты f_x, момент времени t₃ (фиг»2 з-к), с первого выхода формирователя 3 импульсов поступает на тактовый вход вто¹ рого регистра 6 и на вход элемента 9 задержки. Одновременно с этим импульсный сигнал с третьего выхода формирователя 3 импульсов подтверждает исходное состояние управляе' мого делителя 4 частоты. Через €3 .If the value of the measured frequency f _{x of the} input sequence is less than the pulse repetition rate at the first output of the controlled frequency divider 4, i.e. f _x <at a point in time (Fig. ₀ 2z-k), the pulse signal arrives at the second input of the 3 pulse shaper earlier than the next pulse signal at the first input of the 3 pulse shaper <, In this case, the pulse signal from the first output of the controlled frequency divider 4 arrives at the input of the installation in state 0 of register 6 and sets it to its original state. At the same time, this pulse signal is fed to the second input of the pulse shaper 3, in which. in this case, the passage of pulses of the frequency sequence f ' _3T is prohibited. to the second output of the 3 pulse shaper ”At the time of the formation of the pulse signal at the first output of the controlled frequency divider 4, the value of the binary code L ₍ at its second outputs is zero, t» e »L _f = ₍ = 00 ”” “O” As a result of this, before the arrival of the next pulse of the measured frequency f _{x, the} value of the binary code at the outputs of register 6, and therefore at the D-inputs of the first register 5, corresponds to the initial ^! State ”The first pulse of the sequence. Toty f _x, at time t ₃ (Figure "2 z-k) from the first output generator 3 pulses supplied to the clock input vto ¹ cerned register 6 and to the input of the delay element 9. Simultaneously, a pulse signal with a third output of generator 3 Pulse confirms the initial state of the controlled frequency divider 4. After € 3.

значение двоичного кода на выходах сумматора кодов 7 устанавливается в первом регистре 5. При этом в формирователе 3 импульсов снимается запрет на поступление импульсов последовательности частоты f_?T на его второй выход и далее на тактовый вход управляемого делителя 4 частоты. Управляемый делитель 4 частоты, как и в предыдущем случае, подсчитывает число периодов Т_зт последовательности импульсов частоты f_3T до момента прихода очередного импульса последовательности f_x, по которому , двоичный код с вторым выходов управ-* ляемого делителя 4 частоты устанавливается во втором регистре 6 в момент времени t₄ - t, (фиг«2и). В результате^хсуммирования с учетом сигнала переполнения на выходах сумматора кодов 7 устанавливается двоичный код Ν_κ, характеризующий величину измеряемой частоты f_<o Двоичный код в регистре 5 определяет коэффициент деления управляемого делителя 4 частоты, при котором выполняется условие f_T = ί,,Λ (момент времени t₄, фиг.2к).the value of the binary code at the outputs of the code adder 7 is set in the first register 5. In this case, in the pulse shaper 3, the ban on the arrival of pulses of the frequency sequence f _{? T} to its second output and then to the clock input of the controlled frequency divider 4 is removed. The controlled frequency divider 4, as in the previous case, counts the number of periods T _{c of a} sequence of frequency pulses f _3T until the next pulse of the sequence f _{x arrives} , according to which, the binary code from the second outputs of the controlled frequency divider 4 is set in the second register 6 at time t ₄ - t, (FIG. 2i). As a result of ^x summation, taking into account the overflow signal, the binary code Ν _{κ is} established at the outputs of codes adder 7, which characterizes the measured frequency f _{<o. The} binary code in register 5 determines the division coefficient of the controlled frequency divider 4, at which the condition f _T = ί ,, Λ (time t ₄ , fig.2k).

Таким образом, в обоих случаях за период входного сигнала определяется отношение между опорной и изме- 20 гистра, тактовый вход и вход сброса ряемой частотами, а повышение быстродействия обусловлено тем, что общее время переходного процесса до вхождения в режим двух периодов слежения входного не превышает сигнала.Thus, in both cases, for the period of the input signal, the relationship between the reference and the measured resistor, the clock input and the reset input of the variable frequency is determined, and the increase in speed is due to the fact that the total time of the transition process before entering the mode of two tracking periods of the input does not exceed the signal .

Claims (1)

ФормулаFormula Следящий частотомер, содержащий . генератор эталонной частоты, выход которого соединен с входом делителя частоты, формирователь импульсов, Гпервый вход которого является входом следящего частотомера, второй входA tracking frequency meter containing. a reference frequency generator, the output of which is connected to the input of the frequency divider, a pulse shaper, the first input of which is the input of the tracking frequency meter, the second input 1465804 8 формирователя импульсов соединен с первым выходом управляемого делителя частоты, а третий выход соединен с входом сброса управляемого делителя частоты, о тличающийся тем, что, с целью повышения быстродействия, в него дополнительно введены первый и второй регистры, сумма10 тор кодов, третий регистр и элемент задержки, вход первым выходом сов, а выход вого регистра,1465804 8 of the pulse shaper is connected to the first output of the controlled frequency divider, and the third output is connected to the reset input of the controlled frequency divider, characterized in that, in order to improve performance, the first and second registers, the sum of 10 codes, the third register and delay element, the input is the first output of the owls, and the output of the new register, 15 ются выходом устройства и соединены соответственно с информационными входами управляемого делителя частоты, второй выход которого соединен с информационными входами второго рекоторого -соединен с формирователя импуль— с тактовым входом первыхода которого являкоторого соединены с первым выходом формирователя импульсов и первым выходом управляемого делителя частоты, при этом выход второго регистра сое25 динен с первым входом сумматора кодов, второй вход которого соединен с выходом третьего регистра, а выходы . сумматора кодов соединены с информационными входами первого регистра, 30 причем выход делителя частоты соединен с третьим входом формирователя импульсов, второй выход которого соединен с тактовым входом управляемого делителя частоты.15 are connected to the output of the device and connected respectively to the information inputs of a controlled frequency divider, the second output of which is connected to the information inputs of the second one — connected from the pulse shaper — to the clock input of the first one of which is connected to the first output of the pulse shaper and the first output of the controlled frequency divider, the output of the second register is connected to the first input of the code adder, the second input of which is connected to the output of the third register, and the outputs. the adder codes are connected to the information inputs of the first register, 30 and the output of the frequency divider is connected to the third input of the pulse shaper, the second output of which is connected to the clock input of the controlled frequency divider.