SU1462482A1 - A-d converter - Google Patents

Abstract

Изобретение относитс  к информЭ ционно-измерительной технике и может быть использовано в системах сбора данных дл  контрол  параметров образцовых источников. Изобретение позвол ет повысить быстродействие устройства. Это достигаетс  тем, что в аналого-цифровой преобразователь, содержащий преобразователь 1 напр жени  в частоту, генератор 8 тактовых импульсов, блок 7 управлени , блок 4 посто нной пам ти, адресный счетчик 5, блок 3 сравнени  кодов, счетчик 2 тактовых импульсов, регистр 6, введены преобразователь 9 напр жени  в частоту, блок 10 смещег ки , адресный счетчик 14, блок 13 посто нной пам ти, блок 15 управле ни , блок 12 сравнени  кодов, счетчик 11 тактовых импульсов, элементы ИЛИ 16,7,18, элемент ИЛИ-НЕ 19 элемент 20. 2 з.п. ф-лы , 5 ил. S (Л с KD 4ib СХ) юThe invention relates to an information measuring technique and can be used in data acquisition systems for monitoring the parameters of exemplary sources. The invention allows to increase the speed of the device. This is achieved in that an analog-to-digital converter containing a voltage-to-frequency converter 1, an 8 clock pulse generator, a control block 7, a constant memory block 4, an address counter 5, a code comparison block 3, a counter of 2 clock pulses, a register 6, a voltage-to-frequency converter 9 is inserted, a bias block 10, an address counter 14, a constant memory block 13, a control block 15, a code comparison block 12, a clock pulse counter 11, elements OR 16.7, 17, element OR NOT 19 element 20. 2 z.p. f-ly, 5 ill. S (L with KD 4ib CX)

Description

Изобретение относитс  к информационно-измерительной технике и пред назначено дл  использовани  в системах сбора и обработки информации различного назначени , в системах автоматического управлени  и регулировани .The invention relates to information-measuring technology and is intended for use in systems for collecting and processing information for various purposes, in automatic control and regulation systems.

Целью изобретени   вл етс  повышение быстродействи ,, The aim of the invention is to improve speed,

На фиг.1 приведена функциональна  схема устройства; на фир.2 - функциональна  схема блока смещени ; на фиг.З - функциональна  схема блок управлени ; на фиг.4 - функциональны схемы первого и второго преобразователей напр жени  в частоту; на фиг,5 - временные диаграммы работы устройства.Figure 1 shows the functional diagram of the device; in firm 2 — the bias block is functional; FIG. 3 is a functional block diagram of the control unit; Fig. 4 illustrates functional diagrams of the first and second voltage to frequency converters; FIG. 5 shows time diagrams of the device operation.

шого-цифровой преобразователь содержит преобразователь 1 напр жени  в частоту, счетчик 2 тактовых импульсов, блок 3 сравнени  кодов,The digital-to-digital converter contains a voltage-to-frequency converter 1, a 2-clock counter, a block 3 of code comparison,

2525

3535

блок 4 посто нной пам ти, адресный счетчик 5, регистр 6, блок 7 управлени , генератор 8 тактовых импульсов, преобразователь 9 напр жени  в частог ту, блок JO смещени , счетчик П тактовых импульсов, блок 12 сравнени ЗО кодов, блок 13 посто нной пам ти, адресный счетчик 14, блок 15 управлени , элементы ИЛИ 16-18(, элемент ИЛИ- НЕ 19, элемент И-НЕ 20, выходные шины 21 и 22 генератора тактовых импульсов, входную шину 23, шину 24 запуска, выходную шину 25 преобразова- . тел , выходную шину 26 преобразовател  9, шины 27 и 28 сброса преобразователей 1 и 9, выходную шину 29 блока 40 4, выходную шину 30 блок а шины 31-35 управлени  блока 7 управлени , шину 36 конца преобразовани , шину 37 сбо , выходную шину 38 блока 13, выходную шину 39 блока 12 сравнени , дс шины 40-44 управлени  блока 15 уцрав- лени .fixed memory unit 4, address counter 5, register 6, control unit 7, clock generator 8, voltage-to-frequency converter 9, offset unit JO, clock counter P, block D30 code comparison unit 12, unit 13 constant memory, address counter 14, control unit 15, elements OR 16-18 (, element OR-19, element-AND-NOT 20, output buses 21 and 22 of the clock generator, input bus 23, start bus 24, output bus 25 converting bodies, output bus 26 of converter 9, bus 27 and 28 of resetting converters 1 and 9, output bus 29 of block 40 4 , the output bus 30 of the unit a bus 31-35 of the control unit 7 of the control, the bus 36 of the conversion end, the bus 37 fail, the output bus 38 of the unit 13, the output bus 39 of the comparison unit 12, dc of the control bus 40-44 of the final control unit 15.

Блок 10 (фиг.2) содержит резисторы 45 и конденсатор 46. . Block 10 (figure 2) contains resistors 45 and capacitor 46..

-Блок 7 управлени  (фи-г.З) содержит элементы НЕ 47 - 51, элементы И 52 - 61, элемент ИЛИ 62.- Block 7 control (fi-g.) Contains the elements NOT 47 - 51, the elements AND 52 - 61, the element OR 62.

Первый и второй преобразователи напр жени  в частоту (фиг.4) содержат резистор 63, конденсатор 64, ключ 65,j-c операционные усилители 66 и 67, D- триггер 68, источник 69 тока, RS- триггер 70, D-триггеры 71, 72 и 73, элемент И 74 и ключ 75. Во второмThe first and second voltage-to-frequency converters (Fig. 4) contain a resistor 63, a capacitor 64, a switch 65, jc operational amplifiers 66 and 67, D-flip-flop 68, current source 69, RS-flip-flop 70, D-flip-flops 71, 72 and 73, element And 74 and key 75. In the second

5050

. .

дd

5 five

00

5five

5five

О . 0 с ABOUT . 0 s

c c

00

ВХBX

преобразователе напр жени  в частоту неинвертирующий вход усилител  66  вл етс  п тым входом преобразовател ,the voltage-to-frequency converter, the non-inverting input of amplifier 66 is the fifth input of the converter,

На фиг.5 обозначено: а, б - тактовые импульсы соответственно на выходных шинах 21 и 22; в,г,д,е - сигналы на шинах управлени  31-35 соответственно; ж,з,и,к - соответственно сигналы на шинах управлени  40-44; л,м,,п - соответственно сигналы на выходах элементов 19-20; р - сигналы на входах регистра 6; с, т - соответственно сигналы на выходах блоков 4 и 13; у, ф - сигналы на выходах адресных счетчиков 5 и 14.In Fig.5 marked: a, b - clock pulses, respectively, on the output tires 21 and 22; c, d, d, e - signals on control buses 31-35, respectively; W, W, I, K are, respectively, signals on control buses 40-44; l, m, n - respectively, the signals at the outputs of the elements 19-20; p - signals at the inputs of register 6; C, t - respectively, the signals at the outputs of blocks 4 and 13; y, f - signals at the outputs of address counters 5 and 14.

Работа устройства может быть рассмотрена как одновременное функционирование двух идентичных параллельно включенных аналого-цифровых преобразователей , на вход одного из которых подаетс  аналоговый сигнал U| а на вход другого - сигнал (g - шаг квантовани  АЦП),The operation of the device can be considered as the simultaneous functioning of two identical parallel-connected analog-to-digital converters, to the input of one of which an analog signal U | and the signal to the input of the other (g is the ADC quantization step),

Преобразователь, на входе которого установлен сигнал U г соответствующий значени:х кода т, и преобразователь , на входе которого установлен сигнал Ugx+ 4g, соответствующий значению код а т+4, работает аналогич но. При этом на- первой группе выходов блока 13 в тех случа х, когда на ней присутствует выходной код хранитс  значение кодов т-4. I. The converter, at the input of which the signal U g is set, corresponds to the following values: the t code, and the converter, at the input of which the signal Ugx + 4g is set, corresponding to the value of the code t and 4, works similarly. In this case, the first group of outputs of block 13 in those cases when the output code is present on it stores the value of codes T-4. I.

Если последовательность на выходеIf the output sequence

преобразовател  9 соответствует зна- чению кода т+4, то из блока 13 в ре- гистр 6 записываетс  код т соответствующий сигналу Ug на входе устройства , С помощью элементов 16-20 осу-;- ществл етс  выбор минимального из времени определени  кодов m или т+4 и управление всем устройством в целом.Пусть , например, на входной шине 23 устройства установлен аналоговый сигнал UBX соответствующий значению кода . - {Три этом на выходе преобразовател  1 формируетс  последовательность импульсов, соответствующих коду m 64, а на выходе преобразовател  9 - последовательность, соответствующа  коду ..Врем  определени  значени  кода 64 больше времени огфеделени  значени  кода 68: код 64 определ етс  в 68-м тактовом интервале , а код 68 - в 19-м тактовом интервале . В этом случае в 19-м тактоBOM интервале на шине 43 формируетс  сигнал 1, на шине 42 - сигнал О, на шине 36 - сигнал О (фиг.5 и,з,п, фрагмент 1). При этом на шине 34 присутствует сигнал О, а на шине 33 - сигнал (фиг.5 д,г, фрагмент 1),. на шинах 31,35, 40 и 44 - сигнал О (фиг, 5 в,е,ж,к, фрагмент 1), С приходом сигнала на шине 43 (фиг.5 и) по вл етс  сигнал 1 на выходе элемента 16 (фиг.5 м). Происходит блокировка блока 4: выходы блока 4 устанавливаютс  в единичноеthe converter 9 corresponds to the value of the code t + 4, then from block 13 to register 6 the code t is written corresponding to the signal Ug at the input of the device, using elements 16-20 axis -; - there is a choice of the minimum time to determine the codes m or t + 4 and control of the entire device. Let, for example, an analog signal UBX corresponding to the code value be installed on the input bus 23 of the device. - {Three of this, the output of converter 1 generates a sequence of pulses corresponding to code m 64, and the output of converter 9 produces a sequence corresponding to code. The time to determine the value of code 64 is longer than the time of deflection of code value 68: code 64 is determined at the 68th clock interval, and code 68 - in the 19th clock interval. In this case, the signal 1 is generated on the bus bar 43 on the 19th clock BOM, the signal O on bus 42, the signal O on bus 36 (FIG. 5, c, n, fragment 1). At the same time on the bus 34 there is a signal O, and on the bus 33 - a signal (figure 5 d, g, fragment 1) ,. on tires 31.35, 40 and 44 - signal O (FIG. 5, e, x, k, fragment 1), With the arrival of a signal on bus 43 (figure 5, u) signal 1 appears at the output of element 16 ( 5 m). Block 4 is locked: block 4 outputs are set to one

10ten

.ПЗУ блока 13,По сигналу О на шине 40 управлени  (. фиг.5 ж) ин4юрмаци  с информационных входов адресного счетчика 14 передаетс  на его выходы (фиг.5 ф) и происходит обращение к ПЗУ блока 13 по новому адресу (фиг.5 т)еThe ROM of unit 13, On the signal O on the control bus 40 (Fig. 5 g), the information from the information inputs of the address counter 14 is transmitted to its outputs (Fig. 5 f) and the ROM of the block 13 is accessed at a new address (Fig. 5 those

Работа устройства в случае, когда в одном (по пор дковому номеру))такте у обоих аналого-цифровых преобразова телей формируютс  сигналы О окончани  преобразовани  (шины 33, 42, фиг.5 г, з), проиллюстрирована вреч «- I fvjnjijjBji. 1 iJMjjuBiiHa вре- состо ние (выходы посто нного запоми-15 менными диаграммами (фиг.5, фрагментThe operation of the device in the case when, in one (in sequence number)) clock at both analog-digital converters, signals about the end of the conversion (bus 33, 42, figure 5, h) are formed, and the i-fvjnjijjji is shown. 1 iJMjjuBiiHa time (outputs constant memorized-15 variable diagrams (figure 5, fragment

нающего устройства блока 4 с открытым коллектором, фиг.5 с). При этом на выходе элемента 19 формируетс  сигнал 0 (фиг.5 л),а на информационных входах регистра 6 присутствует код с первой группы выходов блока 13 (дл  рассматриваемого примера - код 64). По сигналу 1 на выходе элемента 19 (фиг.5 л) происходит запись кода 64, соответствующего Bxof(HOt4y аналоговому сигналу Ug на входной шине 23, в регистр 6 (фиг. 5 о). Сигнал О окончани  преобразовани  устройства на шине 36 поступает в преобразователи и 9 (фиг.). По вл ютс  сигналы обнулени  интеграторов преобразователей 1 и 9 (фиг.4). Поступление импульсов по выходным шинам 25 и 26 прекращаетс , а на выходах регистра 6 присутствует код, соответствующий входному аналоговому :сигналу. Дл  рассматриваемого примера .определени  кода 64 врем  преобразовани  при .использовании двух преоб- . разователей напр жени  в частоту сокращаетс  в 3,6 раза.nasal device unit 4 with an open collector, figure 5 (c). In this case, the signal 0 is generated at the output of element 19 (Fig. 5 l), and the information inputs of the register 6 contain the code from the first group of outputs of block 13 (for the considered example, code 64). Signal 1 at the output of element 19 (Fig. 5 l) records code 64 corresponding to Bxof (HOt4y analog signal Ug on input bus 23) to register 6 (Fig. 5 o). Signal O of the device conversion end on bus 36 enters converters and 9 (Fig.). The zero signals of integrators converters 1 and 9 (Fig. 4) appear. Pulses arrive at the output buses 25 and 26 and the code corresponding to the input analog signal is present at the outputs of register 6. example code definition 64 conversion time with .is olzovanii two preob-. verters voltage is reduced in speed by 3.6 times.

Работа .устройства в случае, когда в одном из аналого-цифровых преобразователей например во втором, выполн етс  обращение по адресу, код . которого присутствует на первой группе выходов блока 13, проиллюстрирована диаграммами фиг.5, фрагмент II.The operation of the device in the case when in one of the analog-digital converters, for example in the second, the address is addressed to the code. which is present on the first group of outputs of block 13, is illustrated by the diagrams of FIG. 5, fragment II.

С по влением сигнала 1 на шине 40 управлени  (фиг.5 ж) по вл етс  сигнал на элемента 16 (фиг.5 м) и происходит блокировка блока 4: выходы блока 4 перевод тс  в единичное состо ние (фиг.5 с). При этом ла информационных входах адресно- Г О счетчика 14 установлен код с первой групгш выходов блока 13, соответствующий новому адресу обращени  кWith the occurrence of signal 1 on control bus 40 (Fig. 5 g), a signal appears at element 16 (Fig. 5 m) and block 4 is blocked: the outputs of block 4 are switched to one (Fig. 5 s). At the same time, the informational inputs of the address- GO counter 14 are set up with the code from the first group of outputs of block 13, corresponding to the new address of access to

2020

III).Iii)

В этом случае на шинах 34 и 43 формируютс  сигналы 1 (фиг.5 д, и) соответственно по фронтам тактовых импульсов на шинах 2 и 22 (фиг,5 а, б), а на шинах 33, 42 - сигналы О (фиг.5 г, з). При этом на шинах 31,In this case, signals 1 are generated on tires 34 and 43 (FIG. 5 d, i), respectively, on the clock fronts on tires 2 and 22 (FIG. 5 a, b), and on tires 33, 42, signals O are shown (FIG. 5 g, h). With this on tires 31,

30thirty

3535

4040

35, 40 и 44 присутствует сигнал О (фиг.5 в, е,ж,к,фрагмент II), С по- 25  влением сигнала 1 на шине 3435, 40 and 44, signal O is present (FIG. 5, c, e, g, k, fragment II), With the appearance of signal 1 on bus 34

(фиг.5 з) на выходе элемента 17 по вл етс  уровень 1 (фиг, 5 н), Происходит блокировка блока 13 (фиг,5 т) При этом на выходе элемента 19 формируетс  сигнал О (фиг.5 л), а на информационных входах регистра 6 при сутствует код, соответствующий входному сигналу с первой группы выхо{5ов блока 4. По сигналу 1 на выходе элемента 19 (фиг.5 л) происходит запись кода в регистр 6 (фиг.5 р), В этом же по пор дковому номеру т товом интервале с по влением сигнала 1 на шине 43 (фиг.5 и) по вл етс  сигнал 1 на выходе элемента 16 (фиг. 5 м). Происходит блокировка блока 4 (фиг,5 с). При этом на выходе элемента 19 формируетс  сигнал О (фиг.5, л), а 45 на информационных входах регистра 6 присутствует код с первой группы выходов блока 13, который также соответствует входному сигналу (т.е. в этом случае коды на первых группах выходов блоков 4 и 13 совпадают). По сигналу 1 на выходе элемента 19 (фиг.5 л) происходит запись кода в регистр 6 (фиг.5 р). Таким образом , произойдет двухкратна  запись одного и того же кода в регистр 6. По сигналам О на шинах 33 или 42 формируетс  сигнал окончани  преобразовани  устройства на шине 36, поступающий в преобразователи и 9(FIG. 5). Level 1 appears at the output of element 17 (FIG. 5 n). Block 13 is blocked (FIG. 5 t). At the output of element 19, signal O is generated (figure 5), and information inputs of register 6 there is a code corresponding to the input signal from the first group of outputs {5s of block 4. Signal 1 at the output of element 19 (5 l) records the code in register 6 (5 p). With the serial number in the toad interval with the appearance of signal 1 on bus 43 (figure 5 and), signal 1 appears at the output of element 16 (figure 5 m). Block 4 is locked (FIG. 5 s). In this case, the signal O is generated at the output of element 19 (FIG. 5, l), and 45 at the information inputs of register 6 there is a code from the first group of outputs of block 13, which also corresponds to the input signal (i.e., in this case, the codes on the first groups the outputs of blocks 4 and 13 are the same). The signal 1 at the output of the element 19 (5 l) is writing the code in the register 6 (5 p). Thus, the same code will be written to register 6 twice. According to signals O on buses 33 or 42, a signal of the device conversion end on bus 36 is generated, which enters the converters and 9

5050

5555

14624821462482

.ПЗУ блока 13,По сигналу О на шине 40 управлени  (. фиг.5 ж) ин4юрмаци  с информационных входов адресного счетчика 14 передаетс  на его выходы (фиг.5 ф) и происходит обращение к ПЗУ блока 13 по новому адресу (фиг.5 т)еThe ROM of unit 13, On the signal O on the control bus 40 (Fig. 5 g), the information from the information inputs of the address counter 14 is transmitted to its outputs (Fig. 5 f) and the ROM of the block 13 is accessed at a new address (Fig. 5 those

Работа устройства в случае, когда в одном (по пор дковому номеру))такте у обоих аналого-цифровых преобразователей формируютс  сигналы О окончани  преобразовани  (шины 33, 42, фиг.5 г, з), проиллюстрирована вреч «- I fvjnjijjBji. 1 iJMjjuBiiHa вре- менными диаграммами (фиг.5, фрагментThe operation of the device in the case when signals of the termination of the conversion (bus 33, 42, figure 5, h) are formed in one (in sequence number)) clock for both analog-digital converters, is shown - I fvjnjijjBji. 1 iJMjjuBiiHa temporary charts (figure 5, fragment

ч «- I fvjnjijjBji. 1 iJMjjuBiiHa вре- 15 менными диаграммами (фиг.5, фрагментh “- I fvjnjijjBji. 1 iJMjjuBiiHa temporary charts (figure 5, fragment

2020

III).Iii)

В этом случае на шинах 34 и 43 формируютс  сигналы 1 (фиг.5 д, и) соответственно по фронтам тактовых импульсов на шинах 2 и 22 (фиг,5 а, б), а на шинах 33, 42 - сигналы О (фиг.5 г, з). При этом на шинах 31,In this case, signals 1 are generated on tires 34 and 43 (FIG. 5 d, i), respectively, on the clock fronts on tires 2 and 22 (FIG. 5 a, b), and on tires 33, 42, signals O are shown (FIG. 5 g, h). With this on tires 31,

30thirty

3535

00

35, 40 и 44 присутствует сигнал О (фиг.5 в, е,ж,к,фрагмент II), С по- 25  влением сигнала 1 на шине 3435, 40 and 44, signal O is present (FIG. 5, c, e, g, k, fragment II), With the appearance of signal 1 on bus 34

(фиг.5 з) на выходе элемента 17 по вл етс  уровень 1 (фиг, 5 н), Происходит блокировка блока 13 (фиг,5 т), При этом на выходе элемента 19 формируетс  сигнал О (фиг.5 л), а на информационных входах регистра 6 при сутствует код, соответствующий входному сигналу с первой группы выхо{5ов блока 4. По сигналу 1 на выходе элемента 19 (фиг.5 л) происходит запись кода в регистр 6 (фиг.5 р), В этом же по пор дковому номеру т товом интервале с по влением сигнала 1 на шине 43 (фиг.5 и) по вл етс  сигнал 1 на выходе элемента 16 (фиг. 5 м). Происходит блокировка блока 4 (фиг,5 с). При этом на выходе элемента 19 формируетс  сигнал О (фиг.5, л), а 5 на информационных входах регистра 6 присутствует код с первой группы выходов блока 13, который также соответствует входному сигналу (т.е. в этом случае коды на первых группах выходов блоков 4 и 13 совпадают). По сигналу 1 на выходе элемента 19 (фиг.5 л) происходит запись кода в регистр 6 (фиг.5 р). Таким образом , произойдет двухкратна  запись одного и того же кода в регистр 6. По сигналам О на шинах 33 или 42 формируетс  сигнал окончани  преобразовани  устройства на шине 36, поступающий в преобразователи и 9(FIG. 5) At level 17, the output of element 17 appears (FIG. 5 n). Block 13 is blocked (FIG. 5). At the output of element 19, signal O is generated (figure 5), and on the information inputs of register 6 there is a code corresponding to the input signal from the first group of outputs {5 of block 4. Signal 1 at the output of element 19 (FIG. 5 l) records the code in register 6 (FIG. 5 p). In this In order of the serial interval with the appearance of signal 1 on bus 43 (figure 5 and) signal 1 appears at the output of element 16 (figure 5 m). Block 4 is locked (FIG. 5 s). In this case, the output of element 19 generates a signal O (Fig. 5, l), and 5 at the information inputs of register 6 there is a code from the first group of outputs of block 13, which also corresponds to the input signal (i.e., in this case, the codes on the first groups the outputs of blocks 4 and 13 are the same). The signal 1 at the output of the element 19 (5 l) is writing the code in the register 6 (5 p). Thus, the same code will be written to register 6 twice. According to signals O on buses 33 or 42, a signal of the device conversion end on bus 36 is generated, which enters the converters and 9

00

5five

(фиг.1). При этом сигнал О на шине 36, сформированный, например, по сигналу О на шине 33, по вившемус  раньше, чем сигнал О на шине 42, не вли ет на работу устройства Б таком режиме, поскольку адреса обращени  к блокам 4 и 13 формируютс  до по влени  сигналов на шинах 33 и .42, т.е. в предыдущем такте. I Работа устройства в случае, когда :В одном (по пор дковому номеру) так :те в обоих аналого-цифровых преобразовател х выполн етс  обращение по адресам, коды которых присутствуют на первых группах выходов блоков 4 и 13, проиллюстрирована временными диаграммами фиг.5, фрагмент IV.(figure 1). At the same time, the signal O on bus 36, formed, for example, by the signal O on bus 33, which is higher than the signal O on bus 42, does not affect the operation of device B in this mode, since address addresses to blocks 4 and 13 are generated before the occurrence of signals on tires 33 and .42, i.e. in the previous bar. I The operation of the device in the case when: In one (in sequence number) as follows: those in both analog-digital converters are addressed by addresses whose codes are present in the first groups of outputs of blocks 4 and 13 are illustrated by time diagrams of FIG. 5 fragment IV.

В этом случае с приходом тактовых импульссз на шины 2 и 2.2 на шинах ;31 и 40 формируютс  сигналы 1 :(фиг.5 в.ж), с приходом сигнала I ;на шину 31 (фиг.5 в) по вл етс  сигнал 1 на выходе элемента 17 (фиг.5 н) и происходит блокировка блока 13 (фиг.5 т). При этом на информационных входах адресного счетчика 5 установлен код с первой группы выходов блока 4, соответствующий адресу обращени  к ПЗУ блока 4. По сигналу О на шине управлени  3 (фиг.5 в) информаци  с информационных входов адресного счетчика 5 передаетс  на его выходы (фиг,5 у) и происходит обращение к ПЗУ блока 4 по новому адресу (фиг,5 с). На выходах адресного счетчика 14 при этом присутствует код,In this case, with the arrival of the clock pulses on the buses 2 and 2.2 on the buses; 31 and 40, the signals 1: (Fig.5 V.zh) are formed, with the arrival of the signal I; On the bus 31 (Fig.5 in) signal 1 appears at the output of the element 17 (figure 5 n) and blocking occurs block 13 (figure 5 t). At the same time, the information inputs of the address counter 5 are set to the code from the first group of outputs of block 4, corresponding to the address for accessing the ROM of block 4. Signal O on the control bus 3 (Fig. 5c) transfers information from the information inputs of address counter 5 to its outputs ( FIG. 5 y) and the call to the ROM of the unit 4 at the new address takes place (FIG. 5 s). At the outputs of the address counter 14, there is a code

соответствующий адресу предыдущего обращени  к блоку 13 (фиг.5 ф). В этом же по пор дковому так- товом интервале с приходом сигнала 1 на шину 40 управлени  (фиг.5 ж) по вл етс  сигнал 1 на выходе элемента 16 (фиг.5 м), и происходит блокировка блока 4 (фиг, 5 с). При этом на информационных входах адрес- нога счетчика 14 установлен к.од с первой группы выходов блока 13, соот ветствукщий новому адресу обращени  к ПЗУ блока 13. По сигналу О на шине 40 управлени  (фиг,5 ж) информаци  с информационных входов адресног счетчика 14 передаетс  на его выходы (фиг.5 ф) и происходит обращение к ПЗУ блока 13 по новому адресу (фиг.5 т). При этом на выходах адресного счетчика 5 присутствуетcorresponding to the address of the previous call to block 13 (Fig. 5 f). In the same time interval with the arrival of the signal 1 on the control bus 40 (FIG. 5 g), the signal 1 appears at the output of the element 16 (FIG. 5 m), and block 4 is blocked (FIG. 5 s). ). At the same time, on the information inputs, the address of the counter 14 is set up from the first group of outputs of block 13, corresponding to the new address of access to the ROM of block 13. By the signal O on the control bus 40 (FIG. 5) information from the information inputs of the counter counter 14 is transmitted to its outputs (Fig. 5) and the ROM of the unit 13 is accessed at a new address (Fig. 5). At the same time at the outputs of the address counter 5 is present

5five

00

5five

00

5five

00

5five

00

5five

код, соответствукший адресу предыду- шего обращени  к блоку 4 (фиг.5 у).the code corresponding to the address of the previous call to block 4 (Fig. 5y).

Пример формировани  сигнала сбо  устройства на шине 37 (фиг.5 о) при наличии сбо  хот  бы у одного из аналого-цифровых преобразователей, например у первого преобразовател  (фиг.5 е), представлен на фиг.5 фрагмент V.An example of the formation of the signal of the device’s failure on the bus 37 (Fig. 5) in the presence of at least one of the analog-to-digital converters, for example, the first converter (Fig. 5e), is shown in Fig. 5 fragment V.

С по влением сигнала 1 хот  бы на одной из шин управлени  35 или 44 (фиг.5 е,к) форсируетс  сигнал 1 на выходе элемента 18 (фиг.5 о), характеризующий сбой устройства. .With the occurrence of signal 1 at least on one of the control buses 35 or 44 (Fig.5e, k), signal 1 is forced at the output of element 18 (Fig.5o), which characterizes the failure of the device. .

Работа устройства начинаетс  с прихода нулевого сигнала запуска на шину 24. При поступлении нулевых тактовых импульсов по выходным шинам 21 и 22 на шинах 27 и 28 формируютс  сигналы сброса (нулевые), длительность которых равна периоду тактовых импульсов . По сигналам сброса на шине 27 устанавливаютс  в О счетчик 2, адресный счетчик 5, регистр 6 и D- триггер преобразовател  1. По сигналу сброса на шине 28 устанавливаютс  в О счетчик 11, адресный счетчик 14 и D-триггер 58 преобразовател  9. Все возможные с лучаи взаимодействи  обоих аналого-цифровых преобразователей описаны выше.The operation of the device starts with the arrival of the zero trigger signal on the bus 24. When zero clock pulses arrive on the output buses 21 and 22, buses 27 and 28 generate reset signals (zero), the duration of which is equal to the period of the clock pulses. The reset signals on bus 27 are set to O, counter 2, address counter 5, register 6, and D-trigger converter 1. By a reset signal on bus 28, they are set to O, counter 11, address counter 14, and D-flip-flop 58 of converter 9. All possible The interactions of both analog-to-digital converters are described above.

I Повьипение быстродействи  достигаетс  путем использовани  специфического характера зависимости времени преобразовани  от входного сигнала. Эта зависимость имеет характер, близкий к периодическому, что позвол ет , использу  два аналогичных преобразовател  с таким сдвигам по входному сигналу, чтобы пики характеристики одного преобразовател  совмещались с провалами характеристики другого преобразовател , получить более чем двукратное повышение быстродействи  устройства. Величина сдвига в квантах выбираетс  из услови  максимального выигрыша в быстродействии и пр мо пропорциональна разр дности аналого-цифрового преобразовател . Например, дл  N 7 по сравнению с прототипом максимальное врем  преобразовани  сокращаетс  в 5 раз. При этом 98,4% кодов определ ютс  в устройстве меньше чем за 371 , а в известном устройстве - меньше, чем за 86 ( 2 - период тактовых импульсов ) ,I The speed of performance is achieved by using the specific nature of the dependence of the conversion time on the input signal. This dependence has a character that is close to periodic, which allows using two similar converters with such shifts in the input signal so that the peaks of the characteristics of one converter are combined with the dips of the characteristics of the other converter to get more than twice the speed of the device. The magnitude of the shift in quanta is selected from the condition of maximum gain in speed and is directly proportional to the size of the analog-to-digital converter. For example, for N 7, the maximum conversion time is reduced by a factor of 5 compared to the prototype. In this case, 98.4% of the codes are determined in the device in less than 371, and in the known device in less than 86 (2 is the period of clock pulses),

Claims (2)

1.Аналого-цифровой преобразовател содержащий генератор тактовых импулсов , первый выход которого соединен с тактовым входом первого счетчика тактовых импульсов, с первым входом первого преобразовател  напр жени  в частоту и с первым входом первого блока .управлени , второй вход которого соединен с первым выходом перв го преобразовател  напр жени  в частоту , третий вход соединен с выходо первого блока сравнени  кодов, четвертый вход соединен с выходом первого блока посто нной пам ти, а первый и второй выходы первого блока управлени  соединены соответственно с первым и вторым управл ющими вхо- первого адресного счетчика, вхо сброса которого соединен с вторым выходом первого преобразовател  напр жени  в частоту, входами сброса первого счетчика тактовых импульсов и регистра, информационные, входы ко- тррого объединены с соответствующими информационными входами первого адресного счетчика и соединены с соответствующими выходами первой группы выходов первого блока посто нной пам ти , адресные входы которого соединены с соответствующими вы одами , первого адресного счетчика,.втора  группа выходов первого блока посто нной пам ти соответственно соединена с первой группой входов первого блока сравнени  кодов, втора  группа входов которого соединена соответственно с выходами первого счетчика тактовых импульсов, второй вход первого преобразовател  напр жени  в частоту  вл етс  входной шиной, третий вход  вл етс  шиной запуска, выходы регистра  вл ютс  выходными 1.Analog-digital converter containing a clock pulse generator, the first output of which is connected to the clock input of the first clock counter, to the first input of the first voltage to frequency converter and to the first input of the first control unit, the second input of which is connected to the first output of the first the voltage to frequency converter, the third input is connected to the output of the first code comparison unit, the fourth input is connected to the output of the first constant memory unit, and the first and second outputs of the first control unit connected, respectively, to the first and second control inputs of the first address counter, the reset input of which is connected to the second output of the first voltage / frequency converter, the reset inputs of the first clock counter and register, the information ones, which inputs are combined with the corresponding information inputs of the first address counter and connected to the corresponding outputs of the first group of outputs of the first block of the permanent memory, the address inputs of which are connected to the corresponding outputs, the first address the counter, the second group of outputs of the first memory block is respectively connected to the first group of inputs of the first code comparison unit, the second group of inputs of which is connected respectively to the outputs of the first clock counter, the second input of the first voltage to frequency converter is the input bus, the third the input is a trigger bus, the register outputs are output отличающийс  -тем что, с целью повышени  быстродействи , в него введены второй преобразователь напр жени  в частоту, второй блок посто нной пам ти, второй адресный счетчик, второй блок управ- пекк , второй блок сравнени  кодов, второй счетчик тактовых им - пульсов, блок смещени , три элемента ИЛИ, элемент ИЛИ-НЕ, элемент И-НЕ, первый вход которого соединен с третьим выходом первого блока управлени , а выход соединен с четвертым вхо- аом первого преобразовател  напр жени characterized by the fact that, in order to improve speed, a second voltage / frequency converter, a second permanent memory unit, a second address counter, a second control unit, a second code comparison unit, a second clock counter, pulses, displacement, three elements OR, element OR-NOT, element AND-NOT, the first input of which is connected to the third output of the first control unit, and the output is connected to the fourth input of the first voltage converter 8eight 10ten 1515 2020 tttt в частоту и  вл етс  шиной конца преобразовани , второй выход генератора тактовых импульсов соединен с первым входом второго блока управлени , тактовым входом второго счетчика тактовых импульсов и первым входом второго преобразовател  напр жени  в частоту, второй вход которого  вл етс  входной шиной, третий и четвертый входы объединены соответственно с третьим и четвертым входами первого преобразовател  наЪр жени  в частоту п тый вход соединен с выходом блока смещени , первый выход второго преобразовател  напр жени  в частоту соединен с вторым входом второго блока управлени , второй выход - с входами сброса второго адресного счетчика и второго счетчика тактовых импульсов, причем третий вход второго .блока управлени  соединен с выходом второго блока сравнени  кодов, первый выход - с первым входом перво- 25 го элемента первым управл кщим входом второго адресного счетчика,второй выход - с вторым управл гацим входом .второго адресного счетчика, управл - кхций вход регистра соединен с выходом элемента ИЛИ-НЕ, первый вход которого объединен с первым.входом второго элемента ИЛИ и соединен с четвертым выходом первого блока управлени , второй вход второго элемент а ИЛИ соединен с первым выходом первого блока управлени , а выход соединен с управл ющим входом второго блока посто нной пам ти, перва  группа выходов которого соединена с со- 0 ответствующими информационными вход at-, ми регистра и второго адресного счетчика, выходы которого соединены с адресными входами бло ка посто нной пам ти, втора  группа выходов которого соединена соответственно с пер- врй группой выходов второго блока сравнени  кодов, втора  группа входов которого соединена соответственно с выходами второго счетчика тактовых импульсов, выход второго блока посто нной пам ти соединен с четвертым входом второго блока управлени , третий выход которого соединен с вторым входом элемента И-НЕ, четвертый выход соединен с вторыми входами первого элемента ИЛИ и элемента ИЛИ- НЕ, п тый выход соединен с первым входом третьего элемента ИЛИ, второй вход которого соединен с п тым выхо30to the frequency and is the bus of the conversion end, the second output of the clock pulse generator is connected to the first input of the second control unit, the clock input of the second clock counter and the first input of the second voltage to frequency converter, the second input of which is the input bus, the third and fourth inputs combined, respectively, with the third and fourth inputs of the first voltage converter; the fifth input is connected to the output of the bias unit; the first output of the second voltage converter into the frequency It is connected to the second input of the second control unit, the second output to the reset inputs of the second address counter and the second clock counter, the third input of the second control unit is connected to the output of the second code comparison unit, the first output to the first input of the first 25 elements the control input of the second address counter, the second output - with the second control input of the second address counter; control - the input of the register is connected to the output of the OR-NOT element, the first input of which is combined with the first input of the second element and OR is connected to the fourth output of the first control unit, the second input of the second element a OR is connected to the first output of the first control unit, and the output is connected to the control input of the second permanent memory unit, the first group of outputs of which is connected to the corresponding information the input at-, register and second address counter, the outputs of which are connected to the address inputs of the permanent memory unit, the second group of outputs of which is connected respectively to the first group of outputs of the second code comparison unit, The ora's group of inputs is connected respectively to the outputs of the second clock counter, the output of the second constant memory unit is connected to the fourth input of the second control unit, the third output of which is connected to the second input of the NAND element, the fourth output is connected to the second inputs of the first OR element and element OR — NOT, the fifth output is connected to the first input of the third element OR, the second input of which is connected to the fifth output 30 3535 00 5five дом первого блока управлени , а выход  вл етс  линией сбо , выход первого элемента ИЛИ соединек с управл ющим входом первого блока посто нной пам ти.the house of the first control unit, and the output is the line of failure, the output of the first element OR of the connections to the control input of the first permanent memory unit. 2. Аналого-цифровой преобразователь по п., отличающийс  тем, что каждый блок управлени  выпо нен на п ти элементах НЕ, дес ти элементах И и элементе ИЛИ, выход которого  вл етс  п тым выходом блокаt первый и второй входы соединены соответственно с выходами первого и второго злементов И, первые входы которых объединены с первыми , входами третьего,, четвертого и п тог элементов И и соединены с выходом - первого элемента НЕ, вторые входы первого., второго, третьего, четверто го и п того элементов И соединены соответственно с выходами щестого, седьмого, восьмого, дев того и дес того элементов И, первый, четвертый, третий и второй входы блока  вл ютс 2. Analog-to-digital converter according to claim, characterized in that each control unit is outputted on five NOT elements, ten AND elements and an OR element, the output of which is the fifth block output, the first and second inputs are connected respectively to the outputs of the first and the second elements of And, the first inputs of which are combined with the first, inputs of the third, fourth and fifth elements of AND, and connected to the output of the first element NOT, the second inputs of the first, second, third, fourth and fifth elements And are connected respectively to exits, with The eighth, eighth, ninth and tenth elements of the AND, the first, fourth, third and second inputs of the block are соответственно входами первого, рого, третьего и четвертого элементов НЕ, входы которых объединены с первыми дес того, щестого и дев того элементов И, выход четвертого элемента НЕ соединен с первыми входами седьмого и восьмого элементов Ир вторые входы которых объединены с вторыми входами дев того и дес  того элементов И и входом третьего ; элемента НЕ, третий вход дес того элемента И объединен с третьим входом седьмого элемента И и входом второго элемента НЕ, выход которого соединен с третьими входами восьмого и дев того элементов И, выход третьего элемента НЕ соединен с вторым входом шестого элемента И, выход п того элемента И соединен с входом п того элемента НЕ и  вл етс  четвер- выходом блока, третьим, вторым и,первым выходами блока  вл ютс  соответственно выходы п того элемента НЕ, третьего и четвертого .элементов И.respectively, the inputs of the first, rigo, third and fourth elements are NOT, the inputs of which are combined with the first tenth, second and ninth elements And, the output of the fourth element is NOT connected to the first inputs of the seventh and eighth elements Ir, the second inputs of which are combined with the second inputs of the ninth and the tenth element And the entrance to the third; element NO, the third input of the tenth element AND is combined with the third input of the seventh element AND and the input of the second element NOT, the output of which is connected to the third inputs of the eighth and ninth elements AND, the output of the third element is NOT connected to the second input of the sixth element AND, the output of the fifth Element I is connected to the input of the fifth element NOT and is the fourth output of the block, the third, second and first outputs of the block are respectively the outputs of the fifth element NOT, the third and fourth elements I. 3, Аналого-цифровой преобразователь по п. 1 , отличающийс 3, the analog-to-digital converter according to claim. 1, characterized by 10ten -- 20 -- 20 1515 62482106248210 тем, что первый преобразователь напр жени  в частоту выполнен на резисторе , конденсаторе, двух ключах, двух операционных усилител х, источнике тока, четырех В триггерах, RS- триггере, элементе И, первый вход которого объединен с- С-вход ом первого D-триггера и  вл етс  первым вхо- дом преобразовател , второй вход соединен с инверсным выходом второго D-триггера, а выход соединен с С- входом третьего D-триггера, R-вход которого объединен с R-входом второго D-триггера, D-входом четвертого D- триггера и соединен с пр мым выходом RS-триггера, D-вход третьего D-триггера объединен с R-входом первого D-триггера, С-входом второго D-триг- гера, соединен с инверсным выходом третьего В-триггера и  вл етс  вторым выходом блока, пр мой выход первого D-триггера соединен с управ- л кщим входом первого ключа и  вл ет25 с  первым выходом, блока, информационный вход первого ключа через источник тока соединен с шиной напр жени  отрицательной пол рности, выход первого ключа соединен с инфор30 мационным .вх-одЪм второго ключа, ин- вертирумцим входом первого операционного усилител , первой обкладкой конденсатора и первым выводом резистора , второй вывод которого  вл етс The fact that the first voltage-to-frequency converter is made on a resistor, a capacitor, two switches, two operational amplifiers, a current source, four V triggers, an RS trigger, an AND element, the first input of which is combined with the C input of the first D- trigger and is the first input of the converter, the second input is connected to the inverse output of the second D-flip-flop, and the output is connected to the C-input of the third D-flip-flop, the R-input of which is combined with the R-input of the second D-flip-flop, D-input the fourth D-flip-flop and is connected to the direct output of the RS flip-flop, D-input is third its D-flip-flop is combined with the R-input of the first D-flip-flop, the C-input of the second D-flip-flop, connected to the inverse output of the third B-flip-flop and is the second output of the block, the direct output of the first D-flip-flop is connected to the control The first input of the key is 25 with the first output of the block, the information input of the first key is connected via a current source to the negative voltage bus, the output of the first key is connected to the information one in the second key, the inverse of the first operational input amplifier, first-lined condensate and the first pin of the resistor, the second pin of which is 25 вторым входом блока, выход второго ключа объединен с второй обкладкой конденсатора, выходом первого операционного усилител  и соединен с инвертирующим входом второго операционного25 with the second input of the unit, the output of the second key is combined with the second capacitor plate, the output of the first operational amplifier and connected to the inverting input of the second operational 40 усилител , неинвертирующие входь: пер вого и второго операционных усилителей  вл ютс  шиной нулевого потенциала , выход второго операционного усилител  соединен с D-входом первого40 amplifier, non-inverting input: the first and second operational amplifiers are a zero potential bus, the output of the second operational amplifier is connected to the D input of the first 45 D-триггера, пр мой выход третьего )-триггера соединен с С-входом четвертого Б триггерар R-вход которого объединен с R-входом RS-триггера и  вл етс  третьим входом блока, инверсный выход четвертого D-триггера соединен с управл ющим входом второго ключа.45 D-flip-flop, the direct output of the third) -trigger is connected to the C-input of the fourth B trigger of the R-input of which is combined with the R-input of the RS-flip-flop and is the third input of the block, the inverse output of the fourth D-flip-flop is connected to the control input second key. SOSO Ла чLa ch Фие.ЗFi.Z