SU1449986A1 - Device for forming remainders by modulo - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано при построении контролируемых арифметических устройств. Цель изобретени  - повьшение коэффициента использовани  оборудовани  за счет формировани  остатков по модулю одиннадцать. Контролируемое слово разбиваетс  на группы по п ть разр дов в каждой. Эти грцппы.разр дов соедин ютс  с входами одноразр дныхThe invention relates to computing and can be used in the construction of controlled arithmetic devices. The purpose of the invention is to increase the utilization of equipment by forming modulo eleven residues. The word being monitored is divided into groups of five bits each. These gtsppy. Disks are connected to the inputs of one-bit

Description

1one

Изобретение относитс  к вычислительной технике и может быть использовано при построении контролируемых арифметических устройств.The invention relates to computing and can be used in the construction of controlled arithmetic devices.

Цель изобретени  - повышение коэффициента использовани  оборудовани  за счет формировани  остатков по модулю одиннадцать.The purpose of the invention is to increase the utilization rate of equipment by forming modulo eleven residues.

На фиг. приведена функциональ- на  схема устройства; на фиг. 2 - функциональна  схема блока свертки.FIG. functional diagram of the device is given; in fig. 2 - the convolution block scheme is functional.

Устройство дл  формировани  остатка по модулю (фиг.1) рассчитано на контроль 32-разр дного числа и содер жит одноразр дные с мматоры 1.1-1.5, объединенные в шесть групп 2.1-2.6, одноразр дные сумматоры 3.1-3.8, бло 4 свертки, входы 5 блока 4 сверткиA device for forming a residue modulo (Fig. 1) is designed to control a 32-bit number and contains one-bit with mmators 1.1-1.5, combined into six groups 2.1-2.6, one-bit adders 3.1-3.8, block 4 convolutions, inputs 5 blocks 4 convolutions

и группу выходов 6 устройства.and a group of 6 outputs of the device.

Блок 4 свертки-: (фиг. 2) содержит одноразр дные сумматоры 7.1-7.4, элемент И-НЕ 8, элемент НЕ 9, группу 10 элементов И-ИЛИ элементы Convolution-block 4: (FIG. 2) contains one-bit adders 7.1-7.4, element AND-HE 8, element NOT 9, group 10 elements of AND-OR elements

И 11.1-1.4.And 11.1-1.4.

Устройство работает следующим образом .The device works as follows.

Пусть А(п) исходное число, заданное в следующей двоичной системе счислени Let A (n) be the initial number given in the following binary number system

А А„-нА,. +А.2--..., (1)And And „-nA ,. + A.2 --..., (1)

где А ,А,,А2 - группы последовательных двоичных цифр с одинаковым количеством разр дов. Остаток от делени  числа А(п) наwhere A, A, A2 are groups of consecutive binary digits with the same number of bits. The remainder of dividing the number A (p) by

модуль го равенmodulus go equals

(п) А,+5,А,..., (2)(n) A, + 5, A, ..., (2)

где , ,2,... where, 2, ...

Коэффициенты Sj определ ют сложность вычислени  остатков по выражению (2). Наименьшее число вычислений при S,S2, . . . 1 , что имеет место дл  модулей чисел Мерсенна и Ферма. В обоих этих случа х количество разр дов в группах 1 равно степени р или V.The coefficients Sj determine the difficulty of calculating the residuals by expression (2). The smallest number of calculations for S, S2,. . . 1, which is the case for the modules of the Mersenne and Fermat numbers. In both these cases, the number of bits in groups 1 is equal to the degree of p or V.

Дл  отыскани  минимальных значений S таблица положительных и отрицательных остатков от длеени  последовательного разр да степени двойки на модуль 11 имеет следующий вид.To find the minimum values of S, the table of positive and negative residues from the division of the sequential discharge of a power of two to module 11 has the following form.

Как видно из таблицы, значени  вычетов периодичны. Дл  этот период равен . Отсюда вьГражение дл  отыскани  вычета можно записать какAs can be seen from the table, the values of the deductions are periodic. For this period is equal. From here the expression for finding the deduction can be written as

г А,-А,,-. . . . (3)Mr. A, -A ,, -. . . . (3)

Выражение (3) позвол ет свернуть многоразр дное число до 5-разр дного вычета по модулю II.Expression (3) allows a multi-digit number to be minimized to a 5-bit modulo II.

Дл  отыскани  остатка г (наименьшего вычета) необходима дополнительна  свертка, так как вычет г имеет 5 разр дов, а вычет г-4 разр да дл  модул  114 10114. Переход от г к гTo find the remainder of g (the smallest deduction), additional convolution is needed, since the deduction of r has 5 bits, and the deduction of r-4 bits for the module 114 10114. Transition from r to r

ПJpoизвoдитc  на сумматорах 3. Вычет г можно разбить на две группы, кажда  из которых содержит определенное число разр дов, например 2 и 3 или 1 и 4. Наиболее экономичным с точки зрени  аппаратной реализации  вл етс  второй вариант. Присоединение старшего разр да к младшим должно производитьс  с определенным коэффициентом , который определ етс  по таб1PIDs on the adders 3. The deduction r can be divided into two groups, each of which contains a certain number of bits, for example 2 and 3 or 1 and 4. The second option is the most economical from the point of view of hardware implementation. The joining of the high bit to the low bit must be done with a certain coefficient, which is determined by tabl

лице, Так, при 2 -+5,. поэтомуface, So, with 2 - + 5 ,. so

коэффициент равенcoefficient is equal to

rSrS

II ВоН-5В,п,II War-5B, p,

где Bg,R, - четыре младших и один старший разр д г .where Bg, R, is the four lowest and one most senior bit.

При использовании, выражени  (4) возможно получение отрицательного остатка . Переход от отрицательного к положительному остатку несложен. Так какWhen used, expression (4) may produce a negative residue. The transition from negative to positive balance is simple. Because

.on nod™ (5).on nod ™ (5)

AOCI дополнение г до модул  т, +S,(6) AOCI supplement g to modulus, + S, (6)

гg

ОбрArr

до  -оврbefore -o

- обратный код значени  остатка г.- the reverse code of the value of the remainder,

( )/h.r() /h.r

ОбрArr

||

(7)(7)

Дл  модул  Il8 4,0 01005,.For module Il8 4.0 01005 ,.

Согласно (3) исходное число разбиваетс  на l«n/q 32:5 6,4s;7 групп по 5 разр дов, причем все нечетные числа отрицательные. При вычислении суммы единица переполнени  q-разр дной сетки слагаемых А- одинакового знака эквивалентна единице младшего разр да тех же слагаемых, но с противоположным знаком. Это обсто тельство позвол ет применить схему в виде пр моугольной матрицы одноразр дных трех According to (3), the initial number is divided into l "n / q 32: 5 6.4s; 7 groups of 5 bits, all odd numbers being negative. When calculating the sum, the overflow unit of the q-bit grid of the A-terms with the same sign is equivalent to the low-order unit of the same terms, but with the opposite sign. This circumstance allows one to apply the scheme in the form of a rectangular matrix of one-bit three

449986 449986

входовых сумматоров с горизонтальной цепью распространени  сигнала переноса , содержащей р д ступеней. В этойinput adders with a horizontal chain of propagation of the transfer signal containing a number of stages. In this

матрице не происходит увеличени  разр дной сетки сумматоров по мере накоплени  результата. В цел х исключени  операции вычитани  использовано сочетание пр мых кодов частей исход10 ного числа и инвертирование отрицательных слагаемых и всех промежуточных результатов путем дополнени  их по модулю. Выбранный способ инверти- . ровани  суммируемых чисел позвол ет 15 взаимно компенсировать все отрицательные и положительные значени  О .the matrix does not increase the totalizer grid of accumulators as the result accumulates. In order to eliminate the subtraction operation, a combination of the direct codes of the parts of the initial number and the inversion of the negative terms and all intermediate results by modifying them were used. The selected method is invert. Summing numbers allows 15 to mutually compensate for all negative and positive O values.

В сумматорах 3 производитс  переход от 5-разр дного вычета к 4-разр дному . Дл  этого содержимое сумма- 20 торов последней группы 2.6 и сумматора 1 ,4 группы 2.5 складываетс  со значением сумматора 1.5 группы 2.5,In the adders 3, a transition is made from a 5-bit residue to a 4-bit one. For this, the contents of the sum-20 tori of the last group 2.6 and the adder 1, 4 of the group 2.5 are added to the value of the adder 1.5 of the group 2.5,

5050

gg умноженным на 5 . Н входах 5 образуетс  вычет г согласно (4). В 25 блоке 4 свёртки получают наименьший положительный вычет. Дл  получени  положительного г прибавл ем к г дополнение в сумматорах 7. Если возникает при этом перенос (что соот- 30 ветствует случаю, когда вьшолн етс  неравенство ), то наимецьший остаток снимаетс  с выходов сумматоров 7 через элемент И-ИЛИ 10. Если сигнала переноса на сумматоре 7.4 не возникает, тогда остаток подаетс  на выход схемы, мину  сумматоры 7, с выходов сумматоров 3.5-3.8 из-за наличи  сигнала 1 на выходе инвертора 9. Исключение составл ет случай, 40 ,о 10112. Дл  получени  г 0 служат элементы И-НЕ 8 и И 11. При на входе элемента И-НЕ В установ тс  все 1, а на выходе образуетс  О . Этот сигнал закрьюает все элементы И 11 и на выходах 6 образуетс  код 0000 независимо от состо ни  сумматоров 7. Во всех остальных случа х элементы И-НЕ В и И 11 не преп тствуют прохождению данных на выходы 6 устройства. Кроме того, такое подключение элемента И-НЕ 8 и элементов И П.1-1I.4 запрещает возникновение возбуждени  в сумматорах 7 при .gg multiplied by 5. Inputs 5, a deduction of r is formed according to (4). In 25 block 4 convolutions receive the smallest positive deduction. To obtain a positive r, we add the addition to adders in adders 7. If a transfer occurs (which corresponds to the case when the inequality is fulfilled), then the smallest remainder is removed from the outputs of adders 7 through the AND-OR element 10. If the transfer signal at adder 7.4 does not occur, then the remainder is fed to the output of the circuit, mine adders 7, from the outputs of adders 3.5-3.8 due to the presence of signal 1 at the output of the inverter 9. The exception is case 40, about 10112. AND-NO 8 and AND 11. When the input element AND-NOT B is set C is all 1, and O is formed at the output. This signal closes all the elements of AND 11 and a code 0000 is generated at the outputs 6, regardless of the state of the adders 7. In all other cases, the elements AND-NOT B and 11 do not prevent the data from passing to the outputs 6 of the device. In addition, such a connection element AND-HE 8 and elements AND P.1-1I.4 prohibits the occurrence of excitation in adders 7 when.

П р и м е р. АPRI me R. BUT

, 1100010001 101 10100100001 1 1 1101 I 1 . Ав 10111, -А,01111, Aj 01000, -Л, 11010, А4 00110, -А5 00010, ., 1100010001 101 10100100001 1 1 1101 I 1. Av 10111, -A, 01111, Aj 01000, -L, 11010, A4 00110, -A5 00010,.

4545

о 1000 01111about 1000 01111

-А.-BUT.

Инверси Inversi

010000.010000.

ОПП OPP

Инверси Inversi

11010 -А,11010 -A,

10100J10100J

011101.011101.

00010 00010

00010 -А,00010 -A,

000100000100

АбAb

ОНО - 01IT - 01

10011 + UlOl10011 + UlOl

FOOO .FOOO.

Проверка. Деление А на 1011 дает остаток 1000. На выходе сумматоров 3.5-3.8 образуетс  код 1000. При этом на выходе элемента И-НЕ 8 устанавливаетс  , котора  разрешает прохождение кода через элементы И 1I. При сложении в сумматорах 7 чисел 1000+0100 переполнени  не образуетс , в св зи с чем через элемент И-ИЖ 10 проходит код 1000 с выходов сумматоров 3.5-3.8.Check. The division of A by 1011 gives the remainder 1000. At the output of the adders 3.5-3.8, a code 1000 is formed. At the same time, the output of the element IS-HE 8 is set, which allows the code to pass through AND 1I elements. When adding 7 numbers 1000 + 0100 in adders, there is no overflow, and therefore code 1000 passes through outputs I-IZH 10 from outputs 3.5-3.8.

Claims (1)

Формула изобретени Invention Formula Устройство дл  формировани  остатков по модулю, содержащее (1-1) группу одноразр дных сумматоров /1A device for forming residues in modulus, containing (1-1) a group of one-digit adders / 1 где п - разр дность числа, q Пwhere n is the size of the number, q P 22 число одноразр дных сумматоров вthe number of one-bit adders in м , m, 2020 2525 499866499866 группе) и блок свертки, содержащий группу одноразр дных сумматоров, причем инверсные входы первого слагаемого и пр мые входы второго слагаемого одноразр дных сумматоров первой группы соединены с соответствующими q- разр дами первой и второй групп информационных входов устройства, в Q каждой группе одноразр дных сумматоров выход переноса i-ro одноразр дного сумматора соединен с входом переноса (i+l)-ro одноразр дного сумматора (l iiq-l), выход переноса послед- 15 него сумматора каждой группы соединен с входом переноса первого одноразр дного сумматора последующей группы, выходы суммы одноразр дных сумматоров каждой предыдущей группы соединены с инверсными входами первого слагаемого .соответствующих одноразр дных сумматоров последующей группы, пр мые входы второго слагаемого сумматоров ка щой К-й группы (2S-K61-1) соединены с (К+1)-й группой из q разр дов группы информационных входов устройства, отличающеес  тем, что, с целью повышени  коэффициента исг - пользовани  оборудовани  за счет фор- 30 мировани  остатков по модулю одиннадл цать, оно содержит восемь одноразр дных сумматоров, число одноразр дных сумматоров в каждой группе, кроме последней , , блок свертки содержит элемент И-НЕ, элемент НЕ, группу элементов И-ИЛИ и четыре элемента И, причем выходы сумматоров последней группы соединены с пр мыми входами первого слагаемого первого, второго и 40 третьего одноразр дных сумматоров, инверсный вход первого слагаемого четвертого одноразр дного сумматора соединен с выходом суммы четвертого одноразр дного сумматора пред- 45 последней группы, вькод суммы п того одноразр дного сумматора последней группы соединен с инверсньии входами вторых слагаемых первого и третьего одноразр дных сумматоров,, выход переноса последнего сумматоре последней группы соединен с пр мым входом второго слагаемого четвертого одноразр дного сумматора, выходы суммы первого, второго, третьего и четвертого одноразр дных сумматоров соединены с пр мыми входами первого слагаемого п того, шестого, седьмого и восьмого одноразр дных сумматоров соответственно, выход переноса каждо35group) and a convolution block containing a group of one-digit adders, the inverse inputs of the first term and the direct inputs of the second term of one-digit adders of the first group are connected to the corresponding q-bits of the first and second groups of information inputs of the device, in Q each group of one-digit adders the transfer output of the i-ro single-digit adder is connected to the transfer input (i + l) -ro of the one-digit adder (l iiq-l), the transfer output of the last 15 adder of each group is connected to the transfer input of the first one-bit the adder of the subsequent group, the outputs of the sum of the one-digit adders of each previous group are connected to the inverse inputs of the first term of the corresponding single-digit adders of the subsequent group, the direct inputs of the second term of the adders of each K-th group (2S-K61-1) are connected to (K + 1) -th group of q bits of the group of information inputs of the device, characterized in that, in order to increase the utilization rate of the equipment by forming single-modulo residues, it contains eight one-digit sum the number of one-bit adders in each group, except the last one, the convolution block contains an AND-NOT element, an NOT element, a group of AND-OR elements and four AND elements, the outputs of the adders of the last group are connected to the direct inputs of the first term of the first and second and 40 of the third one-bit adders, the inverse input of the first term of the fourth one-digit adder is connected to the output of the sum of the fourth one-digit adder of the last 45 group, the code of the sum of the fifth one-digit adder of the last group of connectors with inverse inputs of the second components of the first and third one-bit adders, the transfer output of the last adder of the last group is connected to the direct input of the second term of the fourth one-digit adder, the outputs of the sum of the first, second, third and fourth one-digit adders are connected to the direct inputs of the first term The fifth, sixth, seventh, and eighth one-digit adders, respectively, transfer output of each 35 5050 5555 го j-го одноразр дного сумматора () соединен с входом переноса (j-H)-ro одноразр дного сумматора, выход переноса четвертого одноразр д ного сумматора соединен с пр мыми входами второго слагаемого п того и седьмого одноразр дных сумматоров, выход переноса каждого т-г.о одноразр дного сз матора () соединен с входом переноса (т+1)-го одноразр дного сумматора, пр мые входы второго слагаемого второго, шестого и восьмого одноразр дных сумматоров соединены с шиной нулевого потенциала устройства, выходы суммы п того, шестого, седьмого и восьмого одноразр дных сумматоров соединены с входами первого слагаемого соответствующих одноразр дных сумматоров группы блока свертки, в блоке свертки вход первого слагаемого казвдого одноразр дного сумматора группы объединен с первым входом соответствующего элемента И-ИЛИ группы и соответствующим входом элемента И-НЕ, выход которого соединен с первыми входами первого , второго, третьего и четвертогоthe j j th one-bit adder () is connected to the transfer input (jH) -ro of the one-bit adder, the transfer output of the fourth one-bit adder is connected to the direct inputs of the second term of the fifth and seventh one-digit adders, the transfer output of each t-d One-bit maz mater () is connected to the transfer input of the (t + 1) th one-bit adder, the direct inputs of the second term of the second, sixth and eighth one-bit adders are connected to the device zero potential bus, the sum of the fifth, sixth, seventh and eighth about Nodes adders are connected to the inputs of the first addendum of the corresponding single-digit adders of the convolution block group. the inputs of the first, second, third and fourth 49986 849986 8 элементов И, входы второго слагаемого первого, второго и четвертого одноразр дных сумматоров группы соединены с шиной нулевого потенциала устройства, вход второго слагаемого третьего одноразр дного сумматора группы соединен с шиной единичного потенциала устройства, выходы пере10 носа первого, второго и третьегоThe elements And, the inputs of the second term of the first, second and fourth one-digit adders of the group are connected to the bus of zero potential of the device; the input of the second term of the third one-digit adder of the group is connected to the bus of the unit potential of the device, outputs of the nose of the first, second and third одноразр дных сумматоров группы соединены с входами переноса второго, третьего и четвертого одноразр дных сумматоров группы соответственно,one-bit group adders are connected to transfer ports of the second, third, and fourth one-group group adders, respectively, 15 выход переноса четвертого одноразр дного сумматора группы соединен с вторыми входами всех элементов И-ИЛИ группы и входом элемента НЕ, выход которого соединен с третьими15 transfer output of the fourth one-digit adder of the group is connected to the second inputs of all elements of the AND-OR group and the input of the element NOT, the output of which is connected to the third 20 входами всех элементов И-ИЛИ группы, выход суммы каждого одноразр дного сумматора группы соединен с четвертым входом соответствующего элемента И-ИЛИ группы выходы которых сое25 динены с вторыми входами -соответственно первого ,второго,третьего и четвертого элементов И,выходы которых  вл ютс  группой выходов устройства .20 inputs of all elements of the AND-OR group, the output of the sum of each one-digit adder of the group is connected to the fourth input of the corresponding AND-OR group whose outputs are connected to the second inputs of the first, second, third and fourth elements AND, the outputs of which are device outputs.