SU1443122A1

SU1443122A1 - Digital frequency synthesizer

Info

Publication number: SU1443122A1
Application number: SU864119320A
Authority: SU
Inventors: Геннадий Николаевич Прохладин
Original assignee: Предприятие П/Я М-5068
Priority date: 1986-09-12
Filing date: 1986-09-12
Publication date: 1988-12-07

Abstract

Изобретение относитс к радиотехнике . Цель изобретени - повьшение быстродействи и повышение спектральной чистоты выходного сигнала. Устр- во содержит тактовый г-р 1, накопитель 2, преобразователи 3 и 7 кода, преобразователь 4 кода фазы в код амплитуды, блок мультиплексоров (БМ) 5, регистр 6 пам ти, ЦАП 8 и фильтр 9 нижних частот. Разр дный код текущей фазы синусоидального сигнала с накопител 2 поступает в преобразователь 3, где этот код либо передаетс без изменени , либо преобразуетс в дополнительный . Код старших разр дов преобразовател 3 поступает на управл ющие входы БМ 5, а код младших разр дов через преобразователь 4 - на информационные входы БМ 5. На выходах БМ 5 по витс одно из значений кода преобразовател 4, которое фиксируетс в регистре 6. Затем преобразователь 7 формирует положительную или отрицательную пол рность ф-ции. Этот код преобразуетс в аналоговый вид и после фильтрации поступает на выход устр-ва. Цель достигаетс введением БМ 5 и регистра 6. 1 з.п. ф-лы, I ил. (Л сThe invention relates to radio engineering. The purpose of the invention is to increase the speed and increase the spectral purity of the output signal. The device contains clock rc 1, drive 2, code converters 3 and 7, phase code 4 to amplitude code converter, multiplexer unit (BM) 5, memory register 6, DAC 8 and low-pass filter 9. The bit code of the current phase of the sinusoidal signal from accumulator 2 is fed to converter 3, where this code is either transmitted without modification or converted into additional one. The high-order code of converter 3 goes to the control inputs of the BM 5, and the code of the lower bits via converter 4 goes to the information inputs of BM 5. At the outputs of the BM 5, one of the values of the code of the converter 4 appears, which is fixed in register 6. Then the converter 7 forms a positive or negative polarity of the function. This code is converted to analog form and, after filtering, goes to the output of the device. The goal is achieved by the introduction of BM 5 and register 6. 1. f-ly, I ill. (L with

Description

ij ij

ооoo

к ьоkyo

1one

Изобретение относитс к радиотех-, инке и может быть использовано в . пpиe юпepeдaюu eй аппаратуре, а также в контрольно-измерительных устройствах дл получени дискретного множества частот.The invention relates to radio, Inca and can be used in. For example, in the case of equipment, as well as in instrumentation to obtain a discrete set of frequencies.

Цель изобретени - повышение быстродействи и повьш1ение спектральной чистоты выходного сигнала.The purpose of the invention is to increase the speed and increase the spectral purity of the output signal.

На чертеже представлена структурна электрическа схема цифрового синтезатора частот.The drawing shows a structural electrical circuit of a digital frequency synthesizer.

Цифровой синтезатор частот содержит тактовый генератор 1, накопитель 2, первый преобразователь 3 кода, преобразователь А кода фазы в код амплитуды , блок 5 мультиплексоров, регистр 6 пам ти, второй преобразователь 7 кода, цифроаналоговый преобразователь 8, фильтр 9 нижних частот.The digital frequency synthesizer contains a clock generator 1, a drive 2, a first code converter 3, a phase code A converter into an amplitude code, a multiplexer unit 5, a memory register 6, a second code converter 7, a digital-to-analog converter 8, a low-pass filter 9.

1414

Преобразователь кода фазы в код амплитуды содержит блок 10 дешифраторов , блок II регистров пам ти, первый элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 12, второй элемент HCKra04AIt lEE ИЛИ 13, третий эле мент ИСКЛ10ЧА10ЩЕЕ ИЛИ 14.The converter of the phase code to the amplitude code contains a block of 10 decoders, a block of II memory registers, the first element EXCLUSIVE OR 12, the second element HCKra04AIt lEE OR 13, the third element EXCLUSIVE OR 14.

Цифровой синтезатор частот р.або- тает следующим образом.The digital frequency synthesizer r.abot as follows.

На выходе накопител 2 через равные промелсутки времени, определ емые тактовой частотой тактового генератора 1, по вл етс т-разр дный код те- куп1ей фазы синусоидального сигнала, все разр ды которого, исключа старший разр д, поступают на вход первого преобразовател кода. Если значение (т-1) разр да кода равно нулю, то код с входов первого преобразовател ко- да передаетс на его выходы без изменени , а если единице, то код преобразуетс в дополнительный код. ЧетыAt the output of accumulator 2, at equal intervals of the time determined by the clock frequency of the clock generator 1, the t-bit code appears, the phase matrix of the sinusoidal signal, all bits of which, excluding the highest bit, arrive at the input of the first code converter. If the value (t − 1) of the code bit is zero, then the code from the inputs of the first converter of the code is transmitted to its outputs without change, and if one, the code is converted into an additional code. Chet

Кроме того,использование блока 5 мультиплексоров позвол ет ёменой блока 10 дешифраторов измен ть форму реализуемого сигнала (синусоидальна ,In addition, the use of block 5 multiplexers allows the block of 10 decoders to change the shape of the implemented signal (sinusoidal,

ре младших разр да кода поступают наre younger bits of the code arrive at

входы блока 10 дешифраторов и на вхо- 5 треугольна , пилообразна и т.д.). ды первого 2 и третьего 14 элементов ИСКПЮЧАЩЕЕ ИЛИ, при этом на выходе второго элемента ИСКЛЮЧАКЩЕЕ ИЛИ 13 реализуетс выражение видаthe inputs of the block 10 decoders and input are 5 triangular, sawtooth, etc.). The first 2 and the third three 14 elements are EXTENDED OR, while at the output of the second element EXCLUSIVE OR 13, an expression of the form

Claims

1. Цифровой-.синтезатор частот, со держащий поспедо1&ательно соед шенный1. A digital-frequency synthesizer containing a consistently connected amp;

l-lj + H4jI}KHi-H, + Н2 Н,) накопитель, первый преобразовательl-lj + H4jI} KHi-H, + Н2 Н,) drive, first converter

кода, прео:бразователь кода фазы в код амплитуды, последовательно соединенные второй преобразователь кода, цифроаналоговьй преобразователь и фильтр нижних частот, тактовые входы цифроаналогового преобразовател , накопител , преобразовател кода фазы в код амплитуды, первого и второгоcode, preo: phase code to amplitude code generator, a second code converter connected in series, a digital-analog converter and a low-pass filter, clock inputs of a digital-to-analog converter, a drive, a phase code converter to an amplitude code, first and second

М ЪM b

где Н( ,H2,H,. - значени с первогоwhere H (, H2, H ,. is the value from the first

по четвертый младших разр дов с выхода первого преобразовател 3 кода. Пр мое и инверсное значени данной фун кции поступает на первый иin the fourth least significant bits from the output of the first converter 3 codes. The direct and inverse values of this function are transferred to the first and

5555

10ten

; }5 20; } 5 20

30thirty

. 25 . 25

о . « 431222about . "431222

второй входы блока 10 дешифраторов и в результате последний проводит преобразование кода фазы в код амплитуды требуемой функции.the second inputs of the unit 10 decoders and as a result, the latter converts the phase code to the amplitude code of the required function.

Полученный код по тактовому импульсу запоминаетс в блоке 11 регистров и с его выходов.поступает на информационные входы блока 5 мультиплексоров, на управл ющие входы которых поступают код старших разр дов первого преобразовател 3 кода. В зависимости от кода старших разр дов первого преобразовател 3 кода на выходах , блока 5 мультиплексоров по вл етс одно из п значений кода с выходов преобразовател 4 кода фазы. По тактовому импульсу данное значение фиксируетс в регистре 6. Если на втором входе второго преобразовател 7 кода имеетс уровень Лог, О, то блок формирует положительную пол рность функции, если имеетс уровень Лрг. 1, то отрицательную пол рность функции . Код с выхода второго преобразовател 7 кода преобразуетс в аналоговый вид с помощью цифроаналогового преобразовател 8 и через фильтр 9 поступает на выход цифрового синтезатора частот.The received code is stored in a block 11 of registers by the clock pulse and from its outputs. It enters the information inputs of the block 5 multiplexers, the control inputs of which receive the code of the most significant bits of the first converter 3 of the code. Depending on the higher-order bits of the first converter, 3 codes on the outputs, block 5 multiplexers, one of the n code values from the outputs of the 4-phase code converter appears. According to the clock pulse, this value is fixed in register 6. If the second input of the second converter 7 of the code has a level Log, O, then the block forms the positive polarity of the function if there is a level Lr. 1, then the negative polarity of the function. The code from the output of the second converter 7 of the code is converted into analog form using the digital-to-analog converter 8 and through the filter 9 enters the output of the digital frequency synthesizer.

Введение блока 5 мультиплексоров позвол ет упростить преобразователь 4 кода фазы, поскольку уменьшаетс число переменных дешифратора преобразовател 4 кода фазы. Введение регистра 6 позвол ет повысить быстродействие , поскольку позвол ет уменьшить число элементов включенных между блоком 1 1 регистров и входом второго преобразовател 7 кода.The introduction of multiplexer block 5 makes it possible to simplify the phase code converter 4, because the number of the decoder variables of the phase code converter 4 is reduced. The introduction of register 6 allows to increase the speed, because it allows to reduce the number of elements connected between the block 1 1 of registers and the input of the second converter 7 of the code.

3535

треугольна , пилообразна и т.д.). triangular, sawtooth, etc.).

Формула изобретени Invention Formula

преобразователей кода подключены к выходу тактового генератора, а выход старшего разр да накопител соединен с управл ющим входом второго преобразовател кода, отличающий- с тем, что, с целью повьпиени быстродействи и повьшени спектральной чистоты выходного сигнала, введены последовательно соединенные блок мультиплексоров и регистр пам ти,тактовый ;вход и кодовый выход которого подключены соответственно к - выходу тактового генератора и к кодовому входу второго преобразовател кода, управл ниций вход блока мультиплексоров соединен с выходом старших разр дов первого преобразовател кода, а информационные входы блока мультиплексоров подключены к соответствующим выходам преобразовател кода фазы в код амплитуды.The code converters are connected to the clock generator output, and the high bit output of the storage device is connected to the control input of the second code converter, which, in order to improve speed and increase the spectral purity of the output signal, serially connected multiplexer unit and memory register are entered whose input and code output of which are connected respectively to the output of the clock generator and to the code input of the second code converter, controls the input of the multiplexer unit soy Inonii yield high bits of the first code converter and the data inputs of the multiplexer unit are connected to the corresponding outputs of the transducer phase code amplitude code.

2. Цифровой синтезатор частот поп. 1 , отличающийс тем, что преобразователь кода фазы в код ам 431222. A digital frequency synthesizer pop. 1, characterized in that the phase code converter to am code 43122

гшитуды содержит последовательно соединенные первый и второй элементы ИСКЛЮЧАЮЩЕЕ ИЛИ, третий элемент ИСКЛЮЧАЮЩЕЕ ИЛИ и последовательно соединенные блок дешифраторов и блок регистров пам ти, тактовый вход и выход которого вл ютс соответственно тактовым входом и выходом преобразо10 вател кода фазы в код амплитуды, кодовые входы блока дешифратора вл ютс кодовым входом преобразовател кода фазы в код амплитуды, при этом первый, второй, третий и четвертыйThe chipset contains the first and second elements EXCLUSIVE OR, the third element EXCLUSIVE OR and the serially connected decoder block and memory register block, the clock input and output of which are the clock input and output of the converter of the phase code into the amplitude code, code inputs of the decoder block, respectively. are the code input of the phase code to amplitude code converter, with the first, second, third and fourth

15 младшие разр ды кодового входа преобразовател кода фазы в код амплитуды соединены соответственно с первым и вторым входами первого элемента ИС- КЛЮЧАЩЕЕ ИЛИ, первым и вторым входа-,The lower 15 bits of the code input of the phase code converter to the amplitude code are connected respectively to the first and second inputs of the first IS-KEY OR, first and second input,

20 ми третьего элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого подкпючен к второму входу второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, первый и второй выходы которого .-соединены соответственно с пер25 вым и вторым входами блока дешифраторов .20 of the third element EXCLUSIVE OR, the output of which is connected to the second input of the second element EXCLUSIVE OR, the first and second outputs of which are connected to the first and second entrances of the decoder unit, respectively.