SU1429112A1 - Device for computing the modulus of vector - Google Patents
Device for computing the modulus of vector Download PDFInfo
- Publication number
- SU1429112A1 SU1429112A1 SU874184593A SU4184593A SU1429112A1 SU 1429112 A1 SU1429112 A1 SU 1429112A1 SU 874184593 A SU874184593 A SU 874184593A SU 4184593 A SU4184593 A SU 4184593A SU 1429112 A1 SU1429112 A1 SU 1429112A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- inputs
- adders
- input
- group
- argument
- Prior art date
Links
Landscapes
- Complex Calculations (AREA)
Abstract
Изобретение относитс к вычислительной технике и может быть использовано в специализированных вычислител х . Целью изобретени вл етс повьш:ение быстродействи за счет предварительного параллельного суммировани составл ющих аргументов вектора. Устройство содержит сумматоры 1,2, блоки преобразовани многоразр дного кода 3,4,блок 5 вы влени максимума, вход 6 первого аргумента, вход 7 второго -аргумента, выход 8 результата , стробирующий вход 9, Устройство реализует следующую аппроксимирующую зависимость: /X/ 7/8/Х/ + 1/2 /Y/ I/2/X/ + 7/8 /Y/ /У/ 4 X + Y макс 3 ил. оThe invention relates to computing and can be used in specialized computers. The aim of the invention is to improve the speed by preliminarily parallel summing up the component arguments of the vector. The device contains adders 1.2, multi-digit code conversion blocks 3.4, maximum detection unit 5, input 6 of the first argument, input 7 of the second-argument, output 8 of the result, gate input 9, the Device implements the following approximating dependence: / X / 7/8 / X / + 1/2 / Y / I / 2 / X / + 7/8 / Y / / U / 4 X + Y max 3 Il. about
Description
цзиг.1Tszig.1
1one
Изобретение относитс к внчисли тельной технике и может быть исползовано в специализированных вычислител х .The invention relates to numerical technique and may be used in specialized computers.
Целью изобретени вл етс повышние быстродействи за счет предварительного параллельного суммировани составл ющих аргументов вектора.The aim of the invention is to increase the speed due to the preliminary parallel summation of the vector component arguments.
На фиго представлена структурна схема ycтpoйcтвa на фиг.2 - пример реализации-блока преобразовани мнор дного кода при разр дности аргумента 4; на фиг.З - процесс преобразовани кодов в блоке преобразовани многор дного кода.FIG. 2 shows the structure scheme of the device in FIG. 2 — an example of implementation of a block of transformation of a multi-code when the argument 4 is brighter; Fig. 3 shows the process of converting codes in a multi-code conversion block.
Устройство содержит первый 1 и второй 2 сумматоры, первый 3 и второй А блоки преобразовани многор дного кода, блок 5 вы влени максимума , вход 6 первого аргумента, вход второго аргумента, выход 8 результата , стробирующий вход 9.The device contains the first 1 and second 2 adders, the first 3 and second A blocks of the conversion of a multidigit code, maximum detection unit 5, input 6 of the first argument, input of the second argument, output 8 of the result, strobe input 9.
Влок преобразовани многор дного кода содержит (п+1) одноразр дныхThe multi-code conversion block contains (n + 1) one-bit
Трехвходовых сумматоров 10Three-input adders 10
, э«uh
.,10.,ten
первой группы и п одноразр дныхthe first group and n one-bit
11eleven
.Пп.Pn
трехвходовых сумматоров второй группы.three-input adders of the second group.
Устройство функционирует следующим Образом.The device functions as follows.
Устройство реализует следующую аппроксимирующую зависимостьThe device implements the following approximate dependence
У Have
макс гmax g
lYf; lYf;
- /У/о I - I ,- / U / o I - I,
На входы первого и второго аргументов 6 и 7 поступают двоичные коды /X/. и /Y). На входы преобразовател 3 поступают коды /У //2, /Х//2, (Х//4, |Х//8, которые образуют четырехстрочную кодовую матршгу /КМ/ R1 /У//2 + + 7/XI/8.The inputs of the first and second arguments 6 and 7 are binary codes / X /. and / y). The inputs of the converter 3 receives the codes / Y // 2, / X // 2, (X // 4, | X // 8, which form a four-line code matrix / KM / R1 / U // 2 + + 7 / XI / eight.
Фиг.З иллюстрирует процесс преобразовани КМ R1 с помощью первой группы сумматоров 10 до трехстрочной КМ за один такт работы одноразр дного сумматора и с помощью второй группы сумматоров 11 до двухстрочной КМ, котора первьш сумматором 1 преобразуетс в однострочный, код результата за п тактов работы одноразр дного сумматора.Fig. 3 illustrates the process of converting KM R1 using the first group of adders 10 to three-line KM in one cycle of a one-bit adder and using the second group of adders 11 to two-line KM, which is converted into a single-line adder 1, the result code for the parameters of one-bit operation This adder.
10ten
На фиг,3 точками обозначены двоичные разр ды кодов соответствующего веса . Рамки окружамт разр дь, подаваемые на входы сумматоров. Номера шагов преобразовани поставлены возле горизонтальных линий.In FIG, 3 dots denote binary bits of codes of corresponding weight. Frames enclosed with bits applied to the inputs of the adders. Transform step numbers are placed near horizontal lines.
Аналогичным образом одновременно в блоке 4 преобразовани многор дного кода и во втором сумматоре 2 формируетс значение R2 /X//2 + I7/Y//8.Similarly, the value R2 / X // 2 + I7 / Y // 8 is formed simultaneously in the multi-code conversion unit 4 and in the second adder 2.
Значени |Xf, R1, R2, |Y/ записываютс в регистры блока 5 выделени максимума и по сигналу, подаваемому на 15 стробирующий вход 9, производитс сравнение, в результате чего на выходе 8 результата образуетс значение функции .The values of | Xf, R1, R2, | Y / are recorded in the registers of the maximum allocation block 5, and a signal is applied to the 15 gate input 9, a comparison is made, resulting in the result 8 of the result forming the value of the function.
20 Формула и.3 обретени 20 Formula and 3 gains
2525
30thirty
3535
4040
4545
в + in +
п P
5555
Устройство дл вычислени модул вектора, содержащее блок вьщелени максим гма, два сумматора, отличающеес тем, что, с целью повьпаени быстродействи за счет предварительного параллельного суммировани аргументов, в него введены два блока преобразовани многор дного кода, причем вход первого аргумента устройства соединен со сдвигом соответственно на один, два и три разр да в сторону младших разр дов с вхог дами первого, второго и третьего аргументов первого блока преобразовани многор дного кода, вход второго аргумента устройства соединен со сдвигом соответственно на один, два и три разр да в сторону младших разр дов с входами первого, второго и третьего аргументов второго блока пре: образовани многор дного кода, входы первого и второго аргументов устройства соединены со сдвигом на один разр д в сторону младпшх разр дов с входами четвертых аргументов соответственно первого и второго блоков преобразовани многор дного кода, первый и второй выходы первого блока преобразовани мно1 ор дного кода соединены соответственно с входами первого и второго слагаемых первого сумматора, первый и второй выхощ; второго блока преобразовани многор дного кода соединены с входами соответственно первого и второго слагаемых второго сумматора, выход первого сумматора, выход второго сумматора, вход первого аргумента устройства.A device for calculating a vector module containing a maximization block, two adders, characterized in that, in order to vary the speed due to the preliminary parallel summation of the arguments, two multi-code conversion units are entered into it, the input of the first argument of the device being connected to the shift, respectively one, two and three bits in the direction of the lower bits with the first, second and third arguments of the first conversion unit of the multidigit code; the input of the second argument of the devices a is connected to the shift by one, two and three bits, respectively, in the direction of the lower bits, with the inputs of the first, second and third arguments of the second transform block of the multidigit code; the inputs of the first and second arguments of the device are connected with a shift by one bit to the side Young bits with the inputs of the fourth arguments of the first and second blocks of the multi-source code, respectively, the first and second outputs of the first block of the multi-order code conversion are connected respectively to the inputs of the first and second terms ervogo adder, the first and second vyhosch; The second multi-code conversion unit is connected to the inputs of the first and second components of the second adder, the output of the first adder, the output of the second adder, and the input of the first argument of the device, respectively.
3U3U
вход второго аргумента устройства соединены -с входами аргументов соответственно с первого по четвертый блока вьщелени максимума, стробирумщий вход и выход результата которого соединены с соответствуквдими одноименными входами и выходом устройства, причем каждый блок преобразовани многор дного кода содержит первую группу из п+1 одноразр дньк трехвходовых сумматоров и вторую группу из п одноразр дных трехвходовых сумматоров Сп - разр дность аргументов), причем входы первых слагаемых сумматоров пер вой группы с второго по (п-И)-й соединены с разр дами соответственно с первого по п-й .входа четвертого аргумента блока преобразовани многор дного кода, входы вторых слагаемых сумматоров первой группы с второго по (п+1)-й соединены с разр дами соответственно с первого по п-й входа второго аргумента блока преобра:зова- ни многор дного кода, входы третьих слагаемых сумматоров с второго по (п-1)-й соединены с соответствуквдими разр дами входа второго аргумента бло12 . the input of the second argument of the device is connected with the inputs of the arguments from the first to the fourth maximum allocation block, the gating input and output of the result of which are connected to the corresponding identical inputs and output of the device, each conversion unit of the multi-channel code containing the first group of n + 1 one-bit three-input bins adders and the second group of n one-digit three-input adders Cn is the width of the arguments), and the inputs of the first components of the adders of the first group from the second to (n-th) th connected to the bits, respectively, from the first to the nth input of the fourth argument of the multi-code conversion unit; the inputs of the second term of the adders of the first group from the second to (n + 1) -th are connected to the bits, respectively, from the first to the nth input of the second the block argument of the transform: the calls of the multi-code, the inputs of the third terms of the adders from the second to (n-1) st are connected to the corresponding bits of the input of the second argument of the block 12.
ка преобразовани многор дного кода, входы первого и второго слагаемых первого сумматора соединены с младшим разр дом соответственно входов второго и третьего аргументов блока преобразовани многор дного кода, выход, сумм сумматоров первой группы с второго по ()-й соединр.ны с входами первых слагаемых сумматоров второй группы соответственно с первого по п-й, выходы переносов сумматоров первой группы с первого по п-й соединены с входами вторых слагаемых сумматоров второй группы с первого по п-й, выходы суммы сумматоров второй группы с второго по п-й и выход переноса (п+1)- го сумматора первой группы соединены f с первым выходом блока преобразовани многор дного кода, разр ды с второго по(п-1)-й входа третьего аргумента которого соединены с входами третьих слагаемых сумматоров второй группы с первого по (п-2)-й, выходы переносов сумматоров второй группы соединены с вторым выходом блока преобразовани многор дного кода.As the multi-code conversion, the inputs of the first and second components of the first adder are connected to the low-order bit, respectively, of the inputs of the second and third arguments of the multi-code conversion block, the output, the sum of the adders of the first group from the second to () -th connection with the inputs of the first components the adders of the second group, respectively, from the first to the nth, the outputs of the transfers of the adders of the first group from the first to the nth are connected to the inputs of the second term of the adders of the second group from the first to the nth, the outputs of the sum of the adders of the second group the second to the pth and the output of the transfer (n + 1) of the first adder of the first group are connected f to the first output of the multi-code conversion unit; the bits from the second to the (n-1) -th input of the third argument are connected to the inputs of the third term the adders of the second group from the first to (p-2) -th, the carry outputs of the adders of the second group are connected to the second output of the multi-code conversion unit.
rWi LS rWi LS
W WW W
rPrP
-p-p
Фиг. 2FIG. 2
i LSi LS
-p-p
Фиг. 2FIG. 2
eJ yt yt yOy-fa-ty-SeJ yt yt yOy-fa-ty-S
ffrffr
fPui.3fPui.3
Claims (1)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU874184593A SU1429112A1 (en) | 1987-01-19 | 1987-01-19 | Device for computing the modulus of vector |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU874184593A SU1429112A1 (en) | 1987-01-19 | 1987-01-19 | Device for computing the modulus of vector |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1429112A1 true SU1429112A1 (en) | 1988-10-07 |
Family
ID=21281743
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU874184593A SU1429112A1 (en) | 1987-01-19 | 1987-01-19 | Device for computing the modulus of vector |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1429112A1 (en) |
-
1987
- 1987-01-19 SU SU874184593A patent/SU1429112A1/en active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
SU1429112A1 (en) | Device for computing the modulus of vector | |
EP0326182A2 (en) | High speed digital signal processor for signed digit numbers | |
GB1582958A (en) | Digital system for binary multiplication of a number by a sum of two numbers | |
RU2022340C1 (en) | Vector modulus computer | |
SU1559344A1 (en) | Device for computing vector module | |
SU1481747A1 (en) | Number multiplier | |
US3890496A (en) | Variable 8421 BCD multiplier | |
SU436343A1 (en) | DEVICE FOR TRANSFORMING DECIMAL-BINARY NUMBERS INTO A TRINITY-BINARY CODE | |
RU1797112C (en) | Device for multiplication of numbers | |
SU1405050A1 (en) | Device for computing inverse value of normalized binary fraction | |
SU409217A1 (en) | BAD CODE CONVERTER 1, O, 1 TO BINARY CODE | |
SU1080138A1 (en) | Generator of correlated sequence of random numbers | |
SU1405054A1 (en) | Squaring device | |
SU1336250A1 (en) | Binary-coded decimal code-to-binary code converter | |
SU1262481A1 (en) | Multiplying device | |
SU888104A1 (en) | Binary-coded-decimal-to-binary code converter | |
SU1032453A1 (en) | Device for multiplying | |
SU1105896A1 (en) | Modulo 3 pyramidal convolution | |
RU2018930C1 (en) | Device for modulo n adding of seven numbers | |
SU1462293A1 (en) | N adder | |
SU1487035A1 (en) | Modulo adder | |
SU1357952A1 (en) | Square-law function generator | |
SU1675879A1 (en) | Multiplier with parity check | |
SU1191907A1 (en) | Device for multiplying binary numbers in complement form | |
SU746496A1 (en) | Binary-decimal- to-binary number converter |