SU1425722A1 - Устройство дл параллельной обработки видеоинформации - Google Patents
Устройство дл параллельной обработки видеоинформации Download PDFInfo
- Publication number
- SU1425722A1 SU1425722A1 SU853988515A SU3988515A SU1425722A1 SU 1425722 A1 SU1425722 A1 SU 1425722A1 SU 853988515 A SU853988515 A SU 853988515A SU 3988515 A SU3988515 A SU 3988515A SU 1425722 A1 SU1425722 A1 SU 1425722A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- inputs
- elements
- multipliers
- multiplexer
- Prior art date
Links
Landscapes
- Image Processing (AREA)
Description
Изобретение относитс к вычисли- i тельной технике и может быть использовано при обработке двухмерных массивов данных большой размерности, например , изображений.
Цель изобретени - расширение функциональных возможностей за счет выполнени операции определени ранга произвольного элемента вектора.
На чертеже представлена схема устройства .
Устройство содержит умножители 1, мультиплексоры 2, мультиплексор 3 выбора элемента вектора, блок 4 посто нной пам ти, элементы И 5 и 6, элементы ИЛИ.7, сумматоры 8, элемент НЕ 9, входы 10 и 11 загрузки векторов устройства, вход 12 задани операции.
устройства, выход 13 устройства, вхо-20 ствл етс трансл ци содержимого 2Q-X ды 14 и 15 синхронизации устройства, вход 16 выбора элемента вектора устройства .
Устройство работает следующим образом .
При вьшолнении операции скал рного произведени двух векторов
25
разр дов выходов умножителей 1 через соответствующие элементы И 6 на входы соответствующих элементов ИЛИ 7, а так как выходы элементов ИЛИ 7 соединены с младшими разр дами входов соответствующих сумматоров 8 первой ступени древовидной сети, то осуществл етс трансл ци содержимого 2Q-x разр дов выходов умножителей 1 через соответствующие элементы 6 и 7 на младшие разр ды входов соответствующих сумматоров 8. Посредством управл ющего кода, поступающего с входа 16 устройства на управл ющие входы мультиплексора 3 выбора элемента вектора , осуществл етс передача заданного элемента с входа 10 загрузки элемента на выход мультиплексора 3 -и, соответственно, на адресный вход блока 4.
R
N
11А;В;
(1)
посредством входа 12 устройства мультиплексоры 2 включены в режим передачи элементов вектора В на информационные входы умножителей Г. Передача сигналов с выходов умножителей 1 через элементы И 5 и элементы ИЛИ 7 на входы сумматоров 8 разрешена. Таким образом, в каждом умножителе 1 выполн етс операци умножени элементов векторов, результаты произведений транслируютс через элементы И 5 и элементы ИЛИ 7 на входы сумматоров 8 древовидной сети, на выходе 13 устройства формируетс результат операции скал рного произведени двух векторов (1).
Так как большинство стандартных умножителей содержат внутренние регистры приема входных данных и выходные регистры, запись элементов некторов А и В во внутренние регистры умножителей 1 синхронизируетс синхросигналом , поступающим с входа 14 уст
Дл реализации выражени (2) необходимо операции сравнени выполн ть в умножител х 1. Дл достижени этой цели величина замен етс на такое
ройства на входы синхронизации умножителей 1, запись произведени в каж-55 Значение К(А;) что дл Aj А; выпол- дом умножителе 1 во внутренний регистр н етс условие производитс по синхросигналу, поступающему на второй вход синхронизацииAj- К(А| ) Р,(3)
умножителей 1 с входа 15 устройства. Синхросигнал, поступаюшлй на второй вход синхронизации умножителей 1, сдвинут по времени относительно синхросигнала , поступающего на первый вход синхронизации умножителей 1.
При выполнении операции определени ранга элемента вектора А посредством сигнала на входе 12 устройства мультиплексоры 2 установлены в режим трансл ции данньк с выхода блока 4 на информационные входы умножителей 1, передача информации через элементы
И 5 запрещена, посредством элемента НЕ 9 разрешена передача данных через элементы И 6. Так как элементы И 6 соединены со старшими (2р-ми) разр дами выходов умножителей 1, осуществл етс трансл ци содержимого 2Q-X
разр дов выходов умножителей 1 через соответствующие элементы И 6 на входы соответствующих элементов ИЛИ 7, а так как выходы элементов ИЛИ 7 соединены с младшими разр дами входов соответствующих сумматоров 8 первой ступени древовидной сети, то осуществл етс трансл ци содержимого 2Q-x разр дов выходов умножителей 1 через соответствующие элементы 6 и 7 на младшие разр ды входов соответствующих сумматоров 8. Посредством управл ющего кода, поступающего с входа 16 устройства на управл ющие входы мультиплексора 3 выбора элемента вектора , осуществл етс передача заданного элемента с входа 10 загрузки элемента на выход мультиплексора 3 -и, соответственно, на адресный вход блока 4.
Операци определени ранга Rj элемента вектора А в устройстве реализуетс следующим образом. Определение ранга элемента вектора А выполн етс посредством подсчета числа элементов, меньших и равньк элементу А :
R:
21 А,
.
где
0,
(2)
1, если AJ 6 А;
О, если AJ Ai
Дл реализации выражени (2) необходимо операции сравнени выполн ть в умножител х 1. Дл достижени этой цли величина замен етс на такое
Значение К(А;) что дл Aj А; выпол н етс условие Aj- К(А| ) Р,(3)
а дл А J
А; 3
условие
Aj.K(Ai) Р.
10
Значение Р выбираетс таким, чтобы результат сравнени А; и А; определ лс по старшему разр ду произведени AJ К(А;), т.е. по старшему разр ду выхода умножител 1. Преобразование К(А;) выполн етс в блоке 4J А;, переданное с входа 10 через муль- типпексоу 3 на адресный вход блока 4, определ ет адрес чейки блока 4, в которой записано значение К(А;), В j блоке 4 хран тс заранее вычисленные значени К(А;) дл всех допустимых значений А-, , С выхода блока 4 величина К(А;) поступает на информационные входы умножителей 1 и умножаетс на 20 соответствующие элементы вектора А, Дл элементов вектора А, больших элемента А;, старший разр д выхода соответствующего умножител 1 будет равным единице, а дл элементов вектора 25 А, меньших А;, старший разр д выхода соответствующего умножител 1 равен нулю. Так как передача данных через элементы И 5 запрещена, то будет сум1425722
В случае использовани в устройстве инверсного представлени элементов Jвектора А (инверси элементов вектора А может выполн тьс посредством устройства, вход щего в состав измерительно-вычислительного комплекса и вл ющегос внешним по отношению к устройству параллельной обработки видеоинформации) операции сравнени реализуютс следующим образом. Значени К(А;) подбираютс таким образом, что дл Aj 6 А , т.е. дл А| г Aj , вьшолн етс условие
Aj. К(А-, ) а дл А , А; , т.е. полн етс условие
Р,
дл Aj
(7)
вы (8)
Aj KCA-J : P.
При использовании инверсного представлени элементов вектора А дл элементов А j 6 А; старшие разр ды выходов умножителей 1 равны единице, а дл элементов Aj А старшие разр ды выходов умножителей 1-равны нулю. Посредством древовидной сети сумматоров 8 осуществл етс суммирование числа единичных старших разр дов выходов уммироватьс древовидной сетью суммато-j ножителей 1, что эквивалентно опреров 8 содержимое только старпй х разр дов выходов умножителей 1. Содержимое выхода 13 устройства определит число элементов С;, больших элемента А;.
35
делению ранга элемента вектора А. Посредством управл ющего кода, поступающего с входа 16 устройства на управл ющие входы мультиплексора 3, возможно задать произвольный элемент вектора А, дл которЪго можно определить его ранг. Синхронизаци записи данных во внутренние регистры умножителей 1 и синхронизаци записи произведений во внутренних регистрах умножителей 1 осуществл етс посредством синхросигналов (сдвинутых по времени), поступающих на входы синхронизации умножителей 1 с входов 14 и 15 устройства.
С,- N - R;
Дл определени истинного значени ранга R; элемента А во внешнем устройстве по отношению к рассматриваемому устройству производитс операци нормировани
R; N 10
j 20 25
Aj. К(А-, ) а дл А , А; , т.е. полн етс условие
Р,
дл
( 8)
Aj KCA-J : P.
При использовании инверсного представлени элементов вектора А дл элементов А j 6 А; старшие разр ды выходов умножителей 1 равны единице, а дл элементов Aj А старшие разр ды выходов умножителей 1-равны нулю. Посредством древовидной сети сумматоров 8 осуществл етс суммирование числа единичных старших разр дов выходов умj ножителей 1, что эквивалентно опре
35
40
45
делению ранга элемента вектора А. Посредством управл ющего кода, поступающего с входа 16 устройства на управл ющие входы мультиплексора 3, возможно задать произвольный элемент вектора А, дл которЪго можно определить его ранг. Синхронизаци записи данных во внутренние регистры умножителей 1 и синхронизаци записи произведений во внутренних регистрах умножителей 1 осуществл етс посредством синхросигналов (сдвинутых по времени), поступающих на входы синхронизации умножителей 1 с входов 14 и 15 устройства.
Claims (2)
- УСТРОЙСТВО ДЛЯ ПАРАЛЛЕЛЬНОЙ ОБРАБОТКИ ВИДЕОИНФОРМАЦИИ, содержащее N умножителей и древовидную сеть, содержащую из N-1 сумматоров, входы сумматоров каждой ступени древовидной сети, кроме первой ступени, соединены с выходами двух сумматоров предыдущей ступени, выход сумматора последней ступени древрвидной сети является вькодом устройства, вход первого сомножителя i-ro умножителя, (i=1,N) соединен с входом загрузки элемента А; устройства, отличающееся тем, что, с целью расширения функциональных возможностей за счет выполнения операции определения ранга произвольного элемента вектора, в него введенй N мультиплексоров, мультиплексор выбора элемента вектора, блок постоянной памяти, элемент НЕ, N групп элементов И, каждая из которьк состоит из 2Q+1 элементов, где Q - разрядность информационных входов умножителей, N элементов ИЛИ, причем первый информационный вход i-ro мультиплексора (i=1,N), соединен с входом загрузки элемента устройства, вторые информационные входы мультиплексоров соединены с выходом блока постоянной памяти, адресный вход которого соединен с вькодом муль типлексора выбора элемента вектора, информационные входы мультиплексора выбора элемента вектора соединены с входами загрузки элементов А;, управляющий вход мультиплексора выбора эле мента вектора соединен с входом выбора элемента устройства, выход i-ro мультиплексора соединен с входом второго сомножителя i-ro умножителя, q-й разряд вькода каждого умножителя (q = 1,2Q), соединен с первым входом q-ro элемента И соответствующей группы, 2Q-ft разряд вькода каждого умножителя соединен с первым входом (2Q+ +1)-го элемента И соответствующей группы, выходы первого элемента И и (2Q+1)-ro элемента И каждой группы соединены с первым и вторым входами соответствующего элемента ИЛИ, входы •сумматоров первой ступени древовидной сети соединены с выходами соответствующих двух элементов ИЛИ и с выходами соответствующих двух групп q-x элементов И (q=2,2Q), первые и вторые входы синхронизации умножителей соединены соответственно с первыми и вторым входами синхронизации устройства, вход задания операции устройства соединен с входом элемента НЕ, с управляющими входами мультиплексоров и вторыми входами q-x элементов И каждой группы, выход элемента НЕ соединен с вторыми входами _SU_.... 1425722 А1
- 2Q+1 элементов И каждой группы.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU853988515A SU1425722A1 (ru) | 1985-12-12 | 1985-12-12 | Устройство дл параллельной обработки видеоинформации |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU853988515A SU1425722A1 (ru) | 1985-12-12 | 1985-12-12 | Устройство дл параллельной обработки видеоинформации |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1425722A1 true SU1425722A1 (ru) | 1988-09-23 |
Family
ID=21209482
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU853988515A SU1425722A1 (ru) | 1985-12-12 | 1985-12-12 | Устройство дл параллельной обработки видеоинформации |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1425722A1 (ru) |
-
1985
- 1985-12-12 SU SU853988515A patent/SU1425722A1/ru active
Non-Patent Citations (1)
Title |
---|
За вка EP № 149516, кл. G 06 F 15/68, опублик. 1985. - Swartzlander Е.Е., Gilbert В.К., Reed I.S. Inner product computers. - IEEE Transactions on Computers, 1978, № 1, p. 21-31. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
EP0282825B1 (en) | Digital signal processor | |
US5226171A (en) | Parallel vector processing system for individual and broadcast distribution of operands and control information | |
US4754421A (en) | Multiple precision multiplication device | |
US5081573A (en) | Parallel processing system | |
EP0208870A1 (en) | Vector data processor | |
US4340781A (en) | Speech analysing device | |
US4692888A (en) | Method and apparatus for generating and summing the products of pairs of numbers | |
US3816729A (en) | Real time fourier transformation apparatus | |
US4490805A (en) | High speed multiply accumulate processor | |
US4546445A (en) | Systolic computational array | |
SU1425722A1 (ru) | Устройство дл параллельной обработки видеоинформации | |
JPS63147255A (ja) | 複数の直列接続段を有する計算用プロセッサおよびこのプロセッサを応用したコンピュータならびに計算方法 | |
KR0124367B1 (ko) | 디지탈 필터 | |
SU1092494A2 (ru) | Устройство дл сортировки чисел | |
RU2037197C1 (ru) | Устройство для решения систем линейных алгебраических уравнений | |
SU1444817A1 (ru) | Устройство дл вычислени коэффициентов Уолша | |
SU1732354A1 (ru) | Устройство дл обработки видеоинформации | |
SU1388857A1 (ru) | Устройство дл логарифмировани | |
SU1501087A1 (ru) | Устройство дл определени весовых функций | |
SU1525715A1 (ru) | Устройство дл решени дифференциальных уравнений в частных производных | |
SU924701A1 (ru) | Универсальный цифровой преобразователь координат | |
SU1476488A1 (ru) | Устройство дл быстрого действительного преобразовани Фурье | |
SU991418A2 (ru) | Устройство дл умножени двух N-разр дных чисел | |
SU1532949A1 (ru) | Процессор обработки изображений | |
RU1807499C (ru) | Устройство дл умножени матриц |