SU1418722A1 - Device for controlling access to common storage - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть исполь- . зовано в мультипроцессорньк и много-микромашинных системах на основе мик .ропроцессоров и микроЭВМ. Цель изобретени  - повьшение производительности системы с общей пам тью за счет повьш1вни  эффективности использовани  общей пам ти. Поставленна  цель достигаетс  тем, что устройство содержит генератор 1 тактовых импульсов, формирователь 2 одиночных импульсов, элементы ИЛИ 3 первой группы,.триггеры 4 и 5 первой и второй групп, дешифраторы 6 группы, элементы И 7,8,9, первой, второй и третьей групп, усилители-формирователи 10-13 с первой по четвертую группы, выходной регистр 14, элементы ИЛИ 15 второй группы , первый сдвигающий регистр 16, элементы И 17 четвертой группы, пер- g вый элемент ИЛИ 18, элемент И 19, вто- рой сдвигающий регистр 20, второй элемент ИЛИ 21, регистр-защелка 22, приоритетный шифратор 23 и дешифратор 24, 2 ил., (Л с:The invention relates to computing and can be used. It is called in multiprocessor and multi-micro-systems based on microprocessors and microcomputers. The purpose of the invention is to increase the performance of a system with shared memory by increasing the efficiency of using shared memory. The goal is achieved in that the device contains a generator of 1 clock pulses, a driver of 2 single pulses, elements OR 3 of the first group, triggers 4 and 5 of the first and second groups, decoders of the 6 group, elements 7,8,9, first, second and the third group, the amplifiers-formers 10-13 from the first to the fourth group, the output register 14, the elements OR 15 of the second group, the first shift register 16, the elements AND 17 of the fourth group, the first g element OR 18, the element And 19, the second swarm shift register 20, second element OR 21, latch register 22, with itetny encoder 23 and decoder 24, 2 yl, (L s.:

Description

3333

ZziSTL4ZziSTL4

ооoo

sjsj

юYu

гоgo

Изобретение относитс  к вычислительной технике и может быть использовано в мультипроцессорных и МНОГОМИКThe invention relates to computing and can be used in multiprocessor and MNOGOMIK.

{зомашинных системах на основе микро- процессоров и микроЭВМ.{home-system based on microprocessors and microcomputers.

Целью изобретени   вл етс  повьше™ ние производительности системы с об-- щей за счет повьилени  эффективности нспользовани  общей нам ти, ; На фиг.1 представлена блок схема |устрой ства| на фиг.2 временные диа Ьра.ммы работы устройства при выполнеНик подключенными к нему микропроцессорами операций чтени  и записи дан- Ных в общую пам ть,The aim of the invention is to increase the system performance with a total due to an increase in the efficiency of using our total; Figure 1 shows the block diagram of the device | Fig.2 shows temporary diagrams of the device operation when the microprocessors connected to it read and write data to the general memory,

Устройство содержит генератор 1 тактовых импульсов, формирователь 2 одиночных импульсов j элементы ИЛИ 3 рервой группы, триггеры 4 и 5 первой 1 второй групп, дешифраторы 6 груп- Пы, элементы И 7-9 первоЙ5 второй и Третьей групп усилители-формирователи 10-.13 с первой по четвертзпо груп Ьы, выходной регистр .14, элементы Или J 5 второй группы, первый сдвигающий регистр .36, элементы И 17 четвертой группы, первый элемент ШЖ J8, Элемент И 19, второй сдвиг ающю ре- Гистр 20j второй элемент ИЛИ 2..,. ре- Гистр-защелку 22 j. приоритетный шифратор 23,, дешифратор 24, вькод 25 при™ Знака готовности общей пам ти рход 26 чтени ,,вход 27 записи,вход 2 Ёдреса,, информационный, .од 29 Первой группы, выход 30 адреса, вы- Ход 31 чтени  (записи), информационный вход-выход 32 второй группы, вход 33 начальной установки, выход 34 тактовых импульсов.The device contains a generator of 1 clock pulses, a driver of 2 single pulses j elements OR 3 of the reverse group, triggers 4 and 5 of the first 1 second groups, decoders of 6 groups, elements 7–9 of the first 5 and third groups of amplifiers 10–13 first through quarter group, output register .14, elements Or J 5 of the second group, first shift register .36, elements AND 17 of the fourth group, first element ШЖ J8, Element And 19, second shift for the supporting Register 20j second element OR 2 ..,. Re-gist latch 22 j. priority encoder 23, decoder 24, code 25 with ™ Readiness sign shared memory reader 26 read ,, write entry 27, input 2 Addressres, informational, .od 29 of the First group, output 30 address, output- Read 31 move (write ), information input / output 32 of the second group, input 33 of the initial installation, output 34 clock pulses.

Устройство работает следующим об- раз.ом.The device operates as follows.

При поступлении сигнала на вход 33 начальной установки и на вторые входы группы элементов ИЛИ 15 Ъигнахсы с .их выходов поступают на входы сброса группы счетных Т-триггеров 4, Инверсные выходы последних устанавливаютс  в исходное состо ние, при котором на выходах 25 готовности общей пам ти устанавливаютс  сигналы, обеспечивающие беспрен тственную работу подключенных к устройству микропроцессор ов. Генератор формирует на своем первом выходе тактовые импульсы, поступающие на выходы 34 тактовых импульсов и обеспечивающие тактирование и синхронизацию работы подключенных к устройству микропроцессоров.When a signal arrives at the initial installation input 33 and at the second inputs of the group of elements OR 15, the signals from their outputs are fed to the reset inputs of the group of counting T-flip-flops 4, the inverse outputs of the latter are reset to the initial state Signals are set to ensure the smooth operation of microprocessors connected to the device. The generator generates at its first output clock pulses, arriving at the outputs of 34 clock pulses and providing clocking and synchronization of the microprocessors connected to the device.

После прекращени  действи  сигнала на входе 33 один или несколько микропроцессоров 5 выполн   собствен-After the termination of the signal at input 33, one or several microprocessors 5 execute their own

ные программы обработки данных, обращаютс  к общей пам ти дл  чтени  или записи данных, В этом случае на соответствующем выходе 28 адреса устанавливаетс  адрес выбираемойdata processing programs access the shared memory for reading or writing data. In this case, the address of the selected

 чейки общей пам ти, поступающей на вход дешифратора 6, а с его выхода сигнал поступает на информационный вход Б-триггера,5, При этом пос.туп- ление. сигнала на один из входов чтени  26 или записи 27 соответственно на первый или второй входы соответ ствующего элемента ИЛИ 3 вызывает фо.рмирование на его выходе сигнала, поступающего на синхровход Dтриггера 5 и устанавливающего е,гоcells of the common memory arriving at the input of the decoder 6, and from its output the signal goes to the information input of the B-flip-flop, 5, blunt. signal to one of the read inputs 26 or write 27 respectively to the first or second inputs of the corresponding element OR 3 causes the output signal of the D trigger module 5 to be generated and setting e, th

Сигнал с выхода D-триггера 5, представл ющий собой запрос микро- процессора к общей пам ти, -поступает на тактирующий вход счетного Т-триггера 4 и переводит его в состо ние, при котором на св занном с его инверсным выходом выходе 25 готовности об.ш;ей пам ти снимаетс  сигнал, обеспечивающий беспреп тственную работуThe output signal of the D-flip-flop 5, which is the microprocessor's request for the shared memory, arrives at the clock input of the counting T-flip-flop 4 and puts it into a state where, at the readiness output 25 associated with its inverse output .w; to her memory a signal is taken to ensure smooth operation.

обратившегос  к общей пам ти микропроцессора . Одновременно сигнал с вы- хода I)-триггера 5 поступает на соответствующий информационный вход регистра-защелки 22 и вход соответствующего элемента И 17,access to a common memory microprocessor. At the same time, the signal from the output I) -trigger 5 is fed to the corresponding information input of the latch register 22 and the input of the corresponding element And 17,

Синхронный характер функционирова ни  подключенных к устройству микропроцессоров , определ емьй тактирова-- ниам их работы от генератора , обусловливает ВОЗМОЖНОСТЬ формировани  микропроцессорами запросов к общей пам ти на соответствующих - выходах D-триггеров 5 в детерминированные моменты времени, св занные с периодомThe synchronous nature of the functioning of the microprocessors connected to the device, determined by their tactics from the generator, makes it possible for microprocessors to form requests to the common memory at the corresponding - outputs of D-flip-flops 5 at deterministic times associated with the period

тактовых импульсов на выходе 34, Начина  .с этого момента, на третьем выходе тактового генератора 1 формиру- етс  сери  импульсов опроса, поступающих на тактирующий вход сдвиговое го регистра 16 и первый вход элемента И 19. Число импульсов опроса в св рии равно числу .микропроцессоров М подключенных к устройству,.clock pulses at output 34, the beginning of this moment, at the third output of clock generator 1, a series of polling pulses are generated, arriving at the clock input of the shift register 16 and the first input of the element 19. The number of polling pulses in communication is equal to the number of microprocessors M connected to the device.

По вление каждого очередного импульса опроса на тактирующем входе сдвигающего регистра 16 вызывает по вление на одном из М его выходов сигнала , поступающего на второй вход соответствующего элемента И J7e ЕслиThe occurrence of each next interrogation pulse at the clock input of the shift register 16 causes the appearance at one of its outputs M of a signal arriving at the second input of the corresponding element AND J7e If

3. 143. 14

при этом на первом входе этого- эле-- мента И 17 присутствует сигнал запроса микропроцессора к общей пам ти, то сигнал с его выхода поступает на первый вход соответствующего элемента ИЛИ 15, ас выхода последнего сигнал поступает на вход сброса соответствующего счетного Т-триггера 4, При этом счетный Т-триггер 4 возвращаетс  в исходное состо ние, вследствие чего на соответствующем М выходе 25 устанавливаетс  сигнал, обеспечивающийwhen the first input of this element And 17 contains the microprocessor's request signal to the shared memory, the signal from its output goes to the first input of the corresponding element OR 15, and the output of the last signal goes to the reset input of the corresponding counting T-flip-flop 4 In this case, the counting T-flip-flop 4 returns to the initial state, with the result that a signal is generated at the corresponding M output 25, which provides

беспреп тственную работу обративщего с  к общей пам ти микропроцессора. unimpeded work of the microprocessor that converts to the common memory.

Сигнал с выхода элемента И 17 поступает также на cooтвeтctвyющий одинThe signal from the output of the element And 17 also goes to the corresponding one

из М входов элемента ИЛИ 18, вызыва  по вление сигнала на его выходе, а следовательно, и на информационном входе сдвигающего регистра 20, По окончании действи  очередного импульса опроса на входе элемента И 19 на его инверсном выходе по вл етс  сигнал , поступающий на тактирующий вход сдвигающего регистра 20 и вызывающий изменение его состо ни . Если при это на информационном входе сдвигающего регистра 20 сигнал отсутствует, что определ етс  отсутствием сигнала за- проса микропроцессора к общей пам ти на первом входе соответствующего элемента И J7, то состо ние сдвигающего регистра 20 не измен етс . Таким образом, сдвигающий регистр 20 о.бес- печивает подсчет числа запросов микропроцессоров к общей пам ти на входах элементов И J7.From the M inputs of the element OR 18, a signal appears at its output, and consequently, at the information input of the shift register 20. Upon the expiration of the next interrogation pulse, the input of the element 19 at its inverse output appears the signal to the clock input shift register 20 and causing a change in its state. If there is no signal at the information input of the shift register 20, which is determined by the absence of the microprocessor's request signal to the common memory at the first input of the corresponding AND element J7, then the state of the shift register 20 does not change. Thus, the shift register 20 o. Provides counting the number of requests of microprocessors to the common memory at the inputs of the AND elements J7.

Если число сигналов запроса микропроцессоров к общей пам ти меньше числа М, соответствующего максимальному количеству микропроцессоров, запросы которых могут быть удовлетворены общей пам тью за врем  одного периода тактовых импульсов, т.е. за врем  длительности одного машинного такта микропроцессора, то в результате поступлени  серии импульсов опроса с третьего выхода генератора 1 на тактирующий вход сдвигающего регист- pa 16 последовательно на всех его М выходах устанавливаютс  сигналы, поступающие на входы элементов И 17. В результате этого на выходах всех тех элементов И J7, на первых входах которых присутствуют сигналы запроса микропроцессоров к общей пам ти, последовательно по вл ютс  сигналы, поступающие на соответствующие входыIf the number of microprocessor request signals to the shared memory is less than the M number corresponding to the maximum number of microprocessors whose requests can be satisfied by the total memory during one clock period, i.e. during the duration of one machine cycle of the microprocessor, as a result of the arrival of a series of polling pulses from the third output of the generator 1 to the clock input of the shift register 16, signals arriving at the inputs of the AND 17 elements are sequentially installed on all of its M outputs. those elements of J7, on the first inputs of which microprocessor request signals for common memory are present, successively appear signals arriving at the corresponding inputs

элементов ИЛИ. 15 и сбрасывающие по входам сброса соответствующие счетные Т-триггеры 4. По вление на их выходах , св занных с выходами 25 готовности общей пам ти, пйложительных сигналов обеспечивает беспреп тственную работу всех М1жропроцессоров, обратившихс  к общей пам ти.дл  чтени  или записи данных.elements OR. 15 and the corresponding counting T-flip-flops that drop at the reset inputs. The appearance at their outputs associated with the common memory readiness outputs 25 of positive signals ensures unhindered operation of all M1 processor units accessing the shared memory of reading or writing data.

Момент формировани  последнего М-го импульса опроса в серии на третьем выходе генератора 1 должен выбиратьс  таким образом, чтобы с учетом задержек распространени  сигнала в элементах устройства обеспечить восстановление сигнала на последнем вьгхо де 25 готовности общей пам ти, если этот сигнал предварительно был сн т в результате обращени  соответствующего микропроцессора к общей пам ти.The moment of formation of the last M-th polling pulse in the series at the third output of generator 1 must be chosen so that, taking into account the propagation delays in the elements of the device, to ensure the recovery of the signal at the last 25 times of shared memory, if this signal was previously removed as a result of the corresponding microprocessor accessing the shared memory.

Если число сигналов запроса микропроцессоров к общей пам ти на входах элементов И J7 равно числу И, то в результате действи  серии импульсов опроса с третьего выхода генератора 1 все М выходов 25 готовности общей пам ти, св занных с 1бративши п с  к общей пам ти дл  чтени  или записи данных микропроцессорами, будут переведены в исходное состо ние. При этом состо ние сдвигающего регистра 20, обеспечивающего подсчет числа запросов микропроцессора к общей пам ти, изменитс  таким образом, что на его выходе установитс  сигнал, поступающий на инверсный вход элемен- та И 19 и блокирующий прохождение импульсов опроса с его первого входа на тактирующий вход сдвигающего регистра 20. Одновременно сигнал с выхода регистра 20 поступает на вход элемента ИЛИ 21, а с выхода последнего передаетс  на вход сброса сдвигающе- го регистра 16, снима  сигнал с его соответствующего выхода. If the number of microprocessor request signals to the common memory at the inputs of the elements AND J7 is equal to the number of AND, then as a result of a series of polling pulses from the third generator output 1, all M outputs of the common memory readiness 25 are associated with 1 memory of the common memory for readings or data records by microprocessors will be reset. In this state, the shift register 20, which counts the number of requests of the microprocessor to the common memory, changes in such a way that its output sets a signal arriving at the inverse input of the element 19 and blocking the passage of polling pulses from its first input to the clock input shift register 20. At the same time, the signal from the output of register 20 is fed to the input of the OR 21 element, and from the output of the latter is transmitted to the reset input of the shifting register 16, removing the signal from its corresponding output.

Если число сигналов запроса микропроцессоров к общей пам ти превьщ1ает число М, то в результате действи  серии импульсов опроса с третьего выхода генератора 1 последовательно будут сформированы сигналы на выходах только первых М элементов И 17, на первых входах которых присутствуют сигналы запроса общей пам ти. Это определ етс  по влением сигнала на выходе сдвигающего регистра 20, а сле- дова.тельно, и на выходе элегмента ИЛИ 21, блокирующего по входу сбросаIf the number of microprocessor request signals to the shared memory exceeds the number M, then as a result of a series of polling pulses from the third output of generator 1, the signals at the outputs of only the first M elements And 17 will be sequentially generated, and the first inputs of which contain the signals of the common memory. This is determined by the appearance of a signal at the output of the shift register 20, and then, also, at the output of the element OR 21, which blocks on the reset input

сдвигающий регистр 16, при достижении сдвигающим регистром 20 состо ни  соответствующего подсчету М запросов микропроцессоров к общей пам ти, the shift register 16, when the shift register 20 reaches the state corresponding to the counting of M requests of microprocessors to the shared memory,

В результате формировани  М сигналов на выходах элементов И 7 будут переведены в исходное состо ние М со о гветствующих выходов 25 готовности орщей пам ти, обеспечив беспреп тст- ванную работу тех М микропроцессоров, кбторые обратились к общей пам ти дл  ч|гени  или записи данных. Остальные макропроцессоры, чьи запросы к общей пам ти не могут быть удовлетворены в течение текущего периода следовани  тактовых импульсов на выходе 34 так-- импульсов вследствие недостатрч ной пропускной способности общей пам ти , в результате а:нализа состо ний св занных с ними выходов 25 готовнос-- ту. общей пам ти перейдут к выполнению дополнительного такта .ожидани , За- nfjocH к общей пам ти этих микропроцессоров , сохранившиес  на выходах соответствующих D-триггеров 5, будут участвовать в арбитраже нар ду с запросами : общей пам ти/ поступившими от других микропроцессоров во врем  очередного периода следовани  такто- вых импульс ов на выходе 34 тактовых импульсов. При этом предварительно после завершени  серии из М импульсов опроса на третьем выходе генератора I сигнал с четвертого выхода генератора 1 поступает на вход сброса сдвигающего регистра 20 и вход элемента ИЛИ 21, обеспечива  тем самым подготовку сдвигающих регистров 6и20 к работе в течение очередного периода следовани  тактовых импульсов.As a result, the formation of M signals at the outputs of the And 7 elements will be transferred to the initial state of M corresponding to the readiness outputs of the e-memory, ensuring the smooth operation of those M microprocessors that have accessed the common memory for generating or recording data . The remaining macroprocessors, whose requests for shared memory cannot be satisfied during the current period of the clock pulses at the output of 34 so-called pulses due to insufficient capacity of the common memory, as a result of a: the state of the associated outputs 25 are ready. - that. the common memory will be transferred to the execution of an additional clock. Waiting for the shared memory of these microprocessors stored on the outputs of the corresponding D-flip-flops 5 will participate in the arbitration along with requests: shared memory / received from other microprocessors during the next the period of following clock pulses at the output of 34 clock pulses. At the same time, after completing a series of M polling pulses at the third generator output I, the signal from the fourth generator output 1 is fed to the reset input of the shift register 20 and the input of the OR element 21, thus preparing the shift registers 6 and 20 for operation during the next clock pulse period .

Сигналы запросов микропроцессоров к общей пам ти, формируемые на выхода D-TpHi repoB 5 и поступающие на информационные входы регистра-защел кн 22, фиксируютс  в нем по сигналам вторых тактовых импульсов, поступаю- на. его тактирующий вход с первого выхода генератора J, С вькодов реThe microprocessor request signals to the common memory, generated at the output of the D-TpHi repoB 5 and arriving at the information inputs of the register latch kn 22, are recorded in it by the signals of the second clock pulses received. its clocking input from the first output of the generator J, C

гистра-защелки 22 зафиксированные сиг-,gistra-latch 22 fixed sig-,

налы запросов микропроцессоров к общей пам ти поступают .на соответствующие входы приоритетного шифратора 23, Последний обеспечивает формирование на выходе двоичного кода, соответствующего входу с наименьшим номером, на котором поддерживаетс  сигнал запроса микропроцессора к общей пам ти Двоичный код с выхода приоритетногоthe microprocessor requests for common memory go to the corresponding inputs of the priority encoder 23, the latter ensures the formation of the binary code corresponding to the input with the smallest number on which the microprocessor's request for a common memory is maintained. The binary code from the priority output

, ,

0 5 0 5 о о 0 5 0 5 о о

е e

5five

,,

00

5five

шифратора 23 поступает на вход дешифратора 26, вызьша  формирование сигнала разрешени  обмена с общей пам тью на том из М его выходов, номер которого совпадает с наименьшим номером входа приоритетного шифратора 23, на котором поддерживаетс  сигнал запроса микропроцессора к общей пам ти.the encoder 23 is fed to the input of the decoder 26, the generation of the exchange memory enable signal on the common M output, whose number matches the smallest input number of the priority encoder 23, which supports the microprocessor request signal to the common memory.

Сигнал разрешени  обмена с общей пам тью, формируемый на од йом из выходов дешифратора 24, обеспечивает прохождение на выходы 30 адреса, чтени  (записи) 31 и входы-выходы 32 общей пам ти адресных, управл ющих и информационных сигналов от соответствующего микропроцессора в течение времени , равного периоду следовани  вторых тактовых импульсов на первом выходе тактового генератора 1,The common memory enable signal generated on a single path from the outputs of the decoder 24 ensures that addresses 30 are passed to the outputs 30 and read (write) 31 and the common memories of the corresponding memory, control signals and information from the corresponding microprocessor over time. equal to the period of the second clock pulses at the first output of the clock generator 1,

По вление сигнала разрешени  обмена с общей пам тью, формируемого на одном из выходов дешифратора 24 и поступающего на вход сброса соответствующего D-триггера 5, снимает сигнал запроса микропроцессора к общей пам ти на выходе D-триггера 5 и с соответствующего информационного входа регистра-защелки 22, При этом поступление очередного импульсного сигнала с первого выхода, генератора на тактирующий вход регистра-защелки 22 обеспечит фиксацию на его вьпсодах оставшихс  необслуженными запросов микропроцессоров к общей пам ти. Далее приоритетный шифратор 23 и дешифра- тор 24 обеспечат формирование на одном из выходов последнего сигнала разрешени  обмена с общей пам тью дл  следующего микропроцессора аналогичио рассмотренному вьш1е.The appearance of the exchange memory enable signal generated at one of the outputs of the decoder 24 and entering the reset input of the corresponding D-flip-flop 5, removes the microprocessor's request signal to the shared memory at the output of the D-flip-flop 5 and from the corresponding information input of the latch 22, At the same time, the arrival of the next pulse signal from the first output, the generator, to the clock input of the latch register 22 will ensure that microprocessors' requests to the common memory are fixed on its outputs. Further, the priority encoder 23 and the decoder 24 will ensure the formation at one of the outputs of the last enable signal of the exchange with the common memory for the next microprocessor analogous to the one considered above.

За врем  одного периода следовани  тактовых импульсов на втором выходе генератора 1, используемых дл  тактировани  работы микропроцессоров и on- редел ющих длительность их машинных тактов, иа первом выходе геиератора,1 циклически по вл ютс  М импульсных сигналов вторых тактовых импульсов. Благодар  зтому за врем  длительности машинного такта работающих синхронно микропроцессоров к общей пам ти последовательно могут получить доступ до М микропроцессоров,During one time period of the clock pulses at the second output of the generator 1, used for clocking the operation of microprocessors and determining the duration of their machine cycles, and the first output of the geerator, 1 cyclically appear M pulses of the second clock pulses. Due to this, during the duration of the computer clock cycle of synchronous microprocessors, the common memory can be accessed in succession by up to M microprocessors,

Формирователь 2 одиночного импульса обеспечивает вьшолнеиие временных условий дл  циклов чтени  и записи подключенной к устройству общей пам ти .A single pulse shaper 2 provides improved temporal conditions for the read and write cycles of the shared memory connected to the device.

При выполнении а-м микропроцессог- ром, подключенным к устройству, цикла записи в общую пам ть сигнал с со-- ответствующего входа 27 записи поступает на второй вход первого элемента И 7, При поступлении на его первый вход сигнала разрешени  обмена с общей пам тью с соответствующего выхода дешифратора 24 на выходе элемента И 7 формируетс  сигнал, поступающий на управл ющий .вход усилител -формировател  1 2 и обеспечивающий про- хождение, сигналов с входа -выхода 29 на выход усилител -формировател  J2 и на вход-выход 32. Одновременно сигнал разрешени  обмена с общей пам тью поступает на управл ющий вход усили- тел -формироват.ел  JO, обеспечива  прохождение сигналов адреса с его информационного входа на выход 30 адреса общей пам ти. Сигнал с выхода мента И 7 поступает также на информа- ционный вход усилител -формировател  II, на выходе которого формируетс  сигнал и поступает на выход 3 чтени  (записи) общей пам ти с. приходом на . его.управл ющий вход очередного импульсного сигнала с вьпсода формировател  2 одиночного импульса.When the th microprocessor connected to the device performs a common memory write cycle, the signal from the corresponding recording input 27 goes to the second input of the first element And 7, When the common memory enable signal arrives at its first input from the corresponding output of the decoder 24 at the output of the element And 7, a signal is generated that arrives at the control input of the amplifier 1 2 and provides the passage of signals from the input-output 29 to the output of the amplifier forming J2 and at the input-output 32. Simultaneously the signal is resolved No exchange with the common memory is sent to the control input of the amplifier — the JO form of the amplifier, ensuring the passage of the address signals from its information input to the output 30 of the address of the shared memory. The signal from ment output 7 also goes to the information input of amplifier II, the output of which forms a signal and arrives at output 3 of the read (write) shared memory c. coming on. its control input of the next pulse signal from the output of the driver 2 of a single pulse.

При вьшолнении цикла чтени  данных из общей пам ти а-й микропроцессор формирует запрос к общей пам ти и получает разрешение на обмен с общей пам тью аналогично тому, как было рас смотрено ранее. Сигнал разрешени  обмена , поступа  на управл ющий вход усилител -формировател  10, обеспечи- вает прохождение сигналов адреса с входа 28 адреса на выход 30 адреса об щей пам ти, а также поступает на ; вход элемента И 9, Отсутствие сигнала на информационном входе усилител - формировател  М обеспечивает при ; , этом поддержание на выходе 3.1 чтени  (записи) общей пам ти сигнала, обеспечивающего цикл чтени  общей пам ти, С приходом очередного импульсного сигнала с выхода формировател  2 оди- ночного импульса на вход элемента-И 9 на его выходе формируетс  . сигнал, поступающий на управл ющий вход выход ного регистра J 4. При этом информаци  из выбранной  чейки общей пам ти, поступающа  на информационный вход выходного регистра J4 будет передана на информационньш вход усилител -формировател  13. Поступление сигналов на первый вход второго элемента И 8When executing a data reading cycle from the shared memory, the a-th microprocessor makes a request to the shared memory and obtains permission to exchange with the common memory in the same way as was previously considered. The exchange enable signal received at the control input of the amplifier-maker 10 provides the passage of address signals from the address input 28 to the output 30 of the address of the shared memory, and also goes to; the input element And 9, the Absence of a signal at the information input of the amplifier - imager M provides when; Thus, the maintenance at the output 3.1 of the read (write) of the common memory of the signal providing the read cycle of the common memory. With the arrival of the next pulse signal from the output of the former 2, a single pulse at the input of the element-I 9 is formed at its output. the signal arriving at the control input of the output register J 4. In this case, information from the selected common memory cell arriving at the information input of the output register J4 will be transmitted to the information input of the shaping amplifier 13. Signal flow to the first input of the second element And 8

с выхода дешифратора 6 и на его второй вход с входа 26 чтени  вызывает по вление сигнала на выходе элемента И 8 и на св занном с ним управл ющем входе усилител -формировател  13, Это обеспечивает передачу считанной из общей пам ти информации на выход усилител -формировател  i3 и на входQ ВЫХОД 29. Окончание импульсного сигнала на первом входе элемента И 9 вы- зывает прекращение действи  сигнала- на управл ющем входе вьгходного регистра 14, что обеспечивает -фиксацию ин5 формации, считьтаемой из общей пам ти и присутствующей на информационном входе выходного регистра i4.from the output of the decoder 6 and to its second input from the input 26 of the reading causes the appearance of the signal at the output of the element 8 and its associated control input of the amplifier-former 13. This ensures the transfer of information read from the common memory to the output of the amplifier-former i3 and to the input Q OUTPUT 29. The end of the pulse signal at the first input of the element And 9 causes the signal to stop at the control input of the firing register 14, which ensures the –fixation of information read from the common memory and present i4 input of the output register.

На фиг,. 2 приведены три машинных такта Т2, ТЗ и Т4 машинных циклов, вIn FIG. 2 shows three machine cycles T2, TZ and T4 machine cycles, in

0 которых первьм и третий М1-1Кррпроцессо ры обращаютс  к общей пам ти дл  чте- . ни  данных, а второй мгасропроцессор - дл  записи данных, К устройству подключена обща  пам ть с быстрсдейс т5 вием, достаточным дл  обслуживани     врем  длительности одного машинного такта запросов не более, чем двз. х М1Ж ропроцессоров. Б этом случае третий микропроцессор, обративш.ийс  к общей0 of which the first and third M1-1 CR processors access shared memory for reading. Neither the data, but the second microprocessor, for data recording. A common memory is connected to the device with a fast enough time to maintain the duration of one machine request cycle no more than two. x M1Zh processors. In this case, the third microprocessor, turning to the common

0 пам ти одновременно с двум  другими, вьшужд ен ожидать готовности общей пам ти и с этой целью выполн ть дополнительный такт ожидани ,0 memory at the same time as the other two, it is necessary to wait for the readiness of the general memory to be ready and for this purpose to carry out an additional wait tact,

В начале второго машинного тактаAt the beginning of the second machine cycle

г Т2 все три микропроцессора устанавливают на входах 28 адреса устройства адреса соответствующих  чеек общей пам ти, в результате чего с приходом сигналов по входам 26 чтени  от пер0 вого и третьего микропроцессоров, а также по входу 27 записи от второго; микропроцессора на входах Вгтригге- ров 5 устанавливаютс  сигналы запроса микропроцессоров к общей пам ти иr T2, all three microprocessors set at the inputs 28 the device addresses of the addresses of the corresponding common memory cells, resulting in the arrival of signals from the inputs 26 to read from the first and third microprocessors, as well as from the input 27 to records from the second; the microprocessor at the inputs of the Griggers 5, microprocessor request signals are set for the common memory and

2 одновременно снимаютс  сигналы готовности с выходов 25 готовности общей пам ти. Под действием импульсов опроса , поступающих с четвертого выхода генератора 1 на так тирующий вход сдвигающего регистра 20, осуществл етс  подсчет числа запросов микропро- цессоров к общей пам ти. При этом сигналы на выходах 25 готовности общей пам ти первых двух микропроцессоров восстанавливаютс , обеспечива  тем самым возможность выполнени  ими после завершени  второго машинного такта Т2 следующего машинного такта ТЗ, Восстановление сигнала на выхо02, readiness signals are simultaneously removed from the shared memory readiness outputs 25. Under the action of the polling pulses from the fourth output of the generator 1 to the clock input of the shift register 20, the number of requests of the microprocessors to the common memory is counted. At the same time, the signals at the readiness outputs 25 of the common memory of the first two microprocessors are restored, thereby ensuring that they can execute the next machine clock TK after the completion of the second machine cycle T2, Restore the signal to output0

5five

дах 25 готовности общей пам ти третьего микропроцессора будет заблокировано по влением сигнала на выходе сдвигающего регистра 20, вследствие чего третий микропроцессор после завершени  машинного такта ТЗ перейдет к выполнению такта ожидани .The shared memory of the third microprocessor will be blocked by the appearance of a signal at the output of the shift register 20, as a result of which the third microprocessor, after the completion of the machine cycle, the TOR switches to the execution of the wait cycle.

Сигналы запросов микропроцессоров к общей пам ти поступают на информа- ционные входы регистра-защелки 22 и фиксируютс  в нем по импульсному сигналу , поступающему с первого выхода тактового генератора 1. Приоритетный шифратор 23 формирует на выходе код Микропроцессора с наименьшим номером, запрашивающим общую пам ть, т.е. первого микропроцессора. Дешифратор 24 преобразует этот код и формирует на своем первом выходе сигнал разрешени  обмена с общей пам тью. По этому сигналу сбрасываетс  в исходное состо ние D-триггер 5, снима  запрос первого микропроцессора к общей пам ти, а также адрес, выбираемой первьм микро- процессором  чейки общей пам ти устанавливаетс  на вькоде 30 адреса общей пам ти. На выходе 31 чтени  (записи) общей пам ти при этом будет поддерживатьс  сигнал, обеспечивающий чтение данных, хран щихс  в адресуемой  чейке общей пам ти, С одиночного импульса с выхода формировател  2 одиночного импульса считываемые из общей пам ти данные будут переданы на информационный вход усилител -формировател  13 и далее на вход-выход 2 св занный с первым микропроцессором. По окончании действи  одиночного импульса данные, поступающие из общей пам ти на информационный вход выходного регистра 14, будут зафиксированы в нем, в peзyл тaтe чего считанные из пам ти данные будут поддерживатьс  неизменными на входе-выходе 29 до окончани  действи  сигнала на вхо- ; де 26 чтени .The microprocessor request signals to the shared memory arrive at the information inputs of the latch register 22 and are fixed in it by a pulse signal from the first output of the clock generator 1. The priority encoder 23 generates at the output the microprocessor code with the smallest number requesting the common memory, those. the first microprocessor. The decoder 24 converts this code and generates at its first output a communication enable signal with the shared memory. By this signal, the D-flip-flop 5 is reset, removing the request of the first microprocessor to the shared memory, and the address selected by the first micro processor of the shared memory cell is set on the code 30 of the shared memory address. At the output 31 of the read (write) shared memory, a signal will be maintained that reads the data stored in the addressable cell of the common memory. From a single pulse from the output of the single pulse generator 2, the data read from the common memory will be transmitted to the information input of the amplifier -former 13 and further to the input-output 2 associated with the first microprocessor. Upon termination of a single pulse, the data from the common memory to the information input of the output register 14 will be recorded in it, in the result of which the data read from the memory will be maintained unchanged at the input-output 29 until the signal ends at the input; de 26 reading.

При по влении следующего импульсного сигнала на первом выходе генератора 1 в регистре-защелке 22 будут зафиксированы запросы к общей пам ти только второго и третьего микропроцессоров , так как запрос первого микропроцессора был удовлетворен описанным ранее способом, В этом случае сигнал разрешени  обмена будет установлен на втором выходе дешифратора 24, что вызовет сброс соответствующего D-триггера 5, Одновременно адрес выбираемой вторым микропроцессором  чейки пам ти будет установлен на выходе 30 адреса общей пам ти, а на входе-выходе 32 общей пам ти будут установлены данные, поступающие по входу-выходу 29 от второго микропроцессора . По вление очередного одиночного импульса на выходе формировател  2 одиночного импульса вызовет по вление сигнала на выходе 31 чтени  (записи) общей пам ти, обеспечива  запись данных в выбранную  чейку общей пам ти.When the next pulse signal appears at the first output of generator 1, the register latch 22 will register requests to the common memory of the second and third microprocessors, since the request of the first microprocessor was satisfied in the manner described earlier. In this case, the exchange enable signal will be set to the second the output of the decoder 24, which will cause the reset of the corresponding D-flip-flop 5. At the same time, the address of the memory cell selected by the second microprocessor will be set at the output 30 of the address of the common memory, and at the input-output e common memory 32 will be set data received by the input-output 29 from the second microprocessor. The occurrence of the next single pulse at the output of the generator 2 of the single pulse will cause the appearance of a signal at the output 31 of the read (write) shared memory, ensuring the data is written to the selected common memory location.

Таким образом, за врем  длительности второго машинного такта устройство обеспечит чтение и запись данных на. выбираемых соответственно первым и вторым микропроцессорами  чейках общей пам ти,,а третий же микропроцессор , запрос которого не был обслужен общей пам тью в течение зтога времени , перейдёт к выполнению дополнительного такта ожидани , сохранив : при этом сигнал запроса к общей пам ти на выходе D-триггера 5, Вследствие этого запрос к общей пам ти третьего микропроцессора будет удовлетворен общей пам тью во врем  действи  дополнительного такта ожидани  аналогично рассмотренному ранее дл  первого микропроцессора,Thus, during the duration of the second machine cycle, the device will provide reading and writing data on. the first and second microprocessors selected by the common memory cells, respectively, and the third microprocessor, whose request was not served by the common memory during this time, will proceed to the execution of an additional wait cycle, while retaining: while the request signal to the common memory at the output D -trigger 5. As a result, the request for the shared memory of the third microprocessor will be satisfied by the shared memory during the operation of the additional wait cycle, similar to that previously discussed for the first microprocessor,

Claims (1)

Формулаизобретени Invention Formula Устройство дл  управлени  доступом к общей иам ти, содержащее группу из К дешифраторов, где М - число подключаемых к пам ти абонентов, первую и вторую группы по М элементов Ив каждой, с первой по четвертую группы по М усилителей-формирователей в каждой , М выходных регистров, формирователь одиночных импульсов и генератор тактовых импульсов, первый выход которого подключен через формирователь одиночных импульсов к первым входам элементов И первой группы и к синхро- входам усилителей формирователей первой группы, выходы которых подключены к выходам чтени -записи группы устройства , а-й вход чтени , где а, ,,,:,М, устройства подключен к первому входу а-го элемента И второй группы, выход которого подключен к синхровходу а-го усилител -формировател  второй группы выход которого подключен к информационному входу а-го усилител -формировател  третьей группы и к а-му инфорA device for controlling access to a common IAM, containing a group of K decoders, where M is the number of subscribers connected to the memory, the first and second groups of M elements and Y each, from the first to the fourth group of M amplifiers-drivers in each, M output registers, a single pulse shaper and a clock pulse generator, the first output of which is connected through a single pulse shaper to the first inputs of the AND elements of the first group and to the synchronous inputs of the amplifiers of the first group of drivers whose outputs are connected s to the outputs of the read-write device group, the a-th input of the reading, where a, ,,,,:, M, the device is connected to the first input of the a-th element AND of the second group, the output of which is connected to the synchronous input of the a-th amplifier-former the group of the output of which is connected to the information input of the a-go amplifier -former of the third group and to the am information 1114 1114 мационному входу-выходу первой группы устройства, а-й вход адреса которого подкхпочен к входу а -го дешифратора группы и к информационному входу а-го усилител -формировател  четвертой группыэ выход которого подключен к а-му выходу адреса устройства, вы- ход а-го усилител -формировател  третьей группы подключен к а-му информационному входу-выходу второй группы устройства и к информационному входу а-го выходного регистра, выход которого подключен к информационному входу а-го усилител -формировател  второй группы, выход а-го дешифратора группы подключен к второму входу а-го элемента И второй группы, вьгход а-го элемента И первой группы подключен к входу считывани  а-го выходно- го регистра, второй выход генератора тактовых импульсов подключен к выходу тактовых импульсов устройства,, отличающеес  тем, что, с целью повышени  производительности системы с общей пам тью за счет повышени  эффективности использовани  общей ,пам ти, оно содержит дешифратор, приоритетный шифратор, регистр-защел-to the matrix input-output of the first group of the device, the a-th input of whose address is connected to the input of the a-th group decoder and to the information input of the a-th amplifier-former of the fourth group; the output of which is connected to the a-th output of the device address, the output a A third-group amplifier is connected to the th informational input-output of the second group of the device and to the information input of the a-th output register, the output of which is connected to the information input of the a-second amplifier of the second group, output of the a-th decoder the group is connected to the second input of the a-th element of the second group, the input of the a-th element of the first group is connected to the read input of the a-th output register, the second output of the clock generator is connected to the output of the clock pulses of the device, characterized in that In order to improve the performance of a shared memory system by increasing the efficiency of using shared memory, it contains a decoder, priority encoder, register-latch ку, первый и второй сдвигающие регист-30 четвертый выход генератора тактовыхku, the first and second register-30 shift fourth clock generator output 1212 первой группы, к первому входу элемента И третьей группы, к входу установки в О а-го триггера первой группы и к синхровходу а-го усилител - формировател  четвертой группы, выход а-го дешифратора группы, подключен к информационному входу а-го триг гера первой группы, а-и .вход записи i устройства подключен к второму входу элемента ИЛИ первой группы и к второму входу а-го элемента И третьей группы, выход которого подключен к информационному входу усилитеп -- формировател  первой группы, и к синхровходу а-го усилител -преобразовател  третьей группы, первый выход генератора тактовых импульсов подключен к синхровходу регистра-защелки, третий выход генератора тактовых импульсов подключен к синхровходу первого сдвигающего регистра и к первому входу элемента И, выход которого подключен к синхЛ ровходу второго сдвигающего регистра, информационный вход которого подключен к выходу первого элемента ИЛИ, выход второго сдвигающего регистра подключен к второму входу элемента И и к первому входу второго элемента ИЛИ,the first group, to the first input of the element And the third group, to the input of the installation in O a-th trigger of the first group and to the synchronous input of the a-th amplifier - the former of the fourth group, the output of the a-th group decoder, is connected to the information input of the a-th trigger The first group, a-and. The input of the device's i record is connected to the second input of the OR element of the first group and to the second input of the a-th element AND of the third group, the output of which is connected to the information input of the amplifiers of the first group, and to the synchronous input of the a-th third transducer amplifier group, the first output of the clock pulse generator is connected to the latch register synchronization, the third clock generator output is connected to the synchronous input of the first shift register and to the first input of the And element whose output is connected to the synchronous input of the second shift register, whose information input is connected to the output of the first element OR, the output of the second shift register is connected to the second input of the AND element and to the first input of the second OR element, ру, первую и вторую группы по М триггеров , первзло и вторую группы по М элементов ИЛИ кажда , первьш и второй элементы И.ПИ, элемент И,третью и четвертую группы из М элементов. И кажда , при этом а-й, вход чтени  устройства подключен к первому входу а-го элемента ИЛИ первой группы, выход которого подключен к синхровходу а-го триггера первой группы, выход . которого подключен к счетному входу а-го триггера второй группы, к п ерво- му входу а-го элемента И четвертой группы и к а-му информационному входу, регистра-защелки, выход которого под- клзочен к входу приоритетного шифрато- ра, выход которого подключен к входу дешифратора, а-й выход которого подключен к второму входу а-го элемента Иru, the first and second groups of M triggers, the first group and the second group of M elements OR each, the first and second elements of I.PI, the element And, the third and fourth groups of M elements. And each, while ah, the reading input of the device is connected to the first input of the a-th element OR of the first group, the output of which is connected to the synchronous input of the a-th trigger of the first group, an output. which is connected to the counting input of the a-th trigger of the second group, to the first input of the a-th element of the fourth group and to the a-th information input, latch register, the output of which is connected to the input of the priority encoder, the output which is connected to the input of the decoder, the a-th output of which is connected to the second input of the a-th element AND импульсов подключен к входу установки в о второго сдвигающего .регистра и к второму входу второго элемента ИЛИ, выход которого подключен к . входу установки в О первого сдвига- ющего регистра, а-й выход которого подключен к второму входу а-го элемента И четвертой группы, выход которого подключен к а-му входу первого элемента ИЛИ и к первому входу а-го элемента ИЛИ второй группы, выход которого подключен к входу установки в о а-го триггера второй группы, ин- версньй выход которого подключен к а-му выходу признака готовности общей пам ти устройства, вход начальной установки которого подключен к вторым входам элементов ИЛИ второй группы.pulses connected to the input of the installation of the second shift. register and to the second input of the second element OR, the output of which is connected to. the installation input in O of the first shift register, the a-th output of which is connected to the second input of the a-th element AND the fourth group, the output of which is connected to the a-th input of the first OR element and to the first input of the a-th element OR of the second group, the output of which is connected to the installation input of the a-th trigger of the second group, the inverse output of which is connected to the th output of the readiness sign of the general memory of the device, the input of which is installed is connected to the second inputs of the OR elements of the second group.