SU1397953A1 - Устройство дл адресного управлени коммутацией сообщений - Google Patents

Abstract

Изобретение относитс  к многоканальным системам передачи злектри- ческих сигналов и предназначено дл  программного управлени  скоростью передачи потоков сообщений по каждому из каналов. Целью изобретени   вл етс  повышение информационной гибкости устройства. Устройство содержит источники сообщений, коммутатор. первый и второй дешифраторы, блок определени  входных воздействий, блок выбора направлени  передачи, элементы пам ти, блоки управлени  скоростью передачи, элементы ИЛИ, передающие каналы. Устройство дл  адресного управлени  коммутацией сообщений позвол ет расширить функциональные возможности устройства, т.к. часть сообщений может передаватьс  потребителю без промежуточного хранени  в зле- ментах пам ти. А возможность управл ть по команде от внешнего устройства настройкой скорости передачи информации по каждому выходноь у каналу позвол ет повысить зффективность использовани  каналов, а также примен ть данное устройство в качестве аппаратного средства дл  адаптации сети информационной св зи как в процессе проектировани , так и в процессе функционировани . 2 з.п, ф-лы, 3 ил. (Я

Description

со со ел со

Изобретение относитс  к многоканальным системам передачи электрических сигналов и предназначено дл  программного управлени  скоростью передачи потоков сообщений по каждому каналу в сет х передачи информации .

Цель изобретени  - повышение информационной гибкости.

На фиг.1 приведена структурна  схема устройства дл  адресного управлени  коммутацией сообщений; на фиг.2 структурна  схема блока управлени  скоростью передачи информации; на фиг.З - структурна  схема блока, предназначенного дл  выбора направлени  и скорости передачи поступившего сообщени .

Структурна  схема устройства со- держит источники , „ сообщений, коммутатор 2 из п входных каналов либо в m выходных каналов, либо в элементы пам ти, второй дешифратор 3 (состо ний приемников сообщений), определ ющий наличие свободных приемников сообщений в каждый текущий момент времени, блок 4 определени  входных воздействий, блок 5, предназначенный дл  выбора направлени  передачи поступившего сообщени  в элементы пам ти или непосредственно на выходные каналы и выбора скорости его передачи, первый дешифратор 6, определ ющий состо ние (т.е. заполнение) элементов пам ти, блоки управлени  скоростью передачи, элементы ИЛИ 9i-9fn, выходные каналы передачи сообщений.

Блок 8 управлени  скоростью пере- дачи информации (фиг.2) содержит задающий генератор 1I, блок 12 считывани  дл  организации считывани  информации из элементов 7 пам ти, буфер- ньй регистр 13 и усилитель-формировагель 14 выходных сигналов.

Блок 5 (фиг.З) содержит формирователь 15 адреса, определ ющий адрес приемника или элемента 7 пам ти и управл ющий блоком 2. мультиплексор 6, блок 17 оперативной пам ти, хран щий оперативную информацию, и блок 18 синхронизации.

Устройство работает следующим образом ,

Входна  информаци  о г источников 1, , 1 J, .. . , 1 поступает в коммутатор 2 и блок 4 определени  входных воздействий и содержит как непосредственно информлиионную часть, передаваемую абоненту сети, так и адресную , в которой указаны пункты возникновени  и назначени  сообщений, признаки начала и конца передачи, указани  о назначении или изменении скоростей передачи сообщений по каналам св зи и т.д.

Блок 4 из адресной части поступающих сообщений вьутел ет информацию с указанием адресов приемников сообщений (адресна  часть, не содержаща  адресов приемника, транслируетс  дл  анализа в блок 5). На основе информации о заданных адресах приемников и данных о наличии незаполненных элементов 7,, 7 , . . . , 7 пам ти (информаци  дешифратора состо ни  элементов 7 пам ти и блока 18 синхронизации) блок 4 либо передает в формирователь 15 адреса номера предпочтительных каналов передачи сообщени , либо выдает сигнал отказа источнику сообщени 

до освобождени  элементов 7 пам ти.

Формирователь 15 адреса на основе анализа информации дешифратора 3 о наличии свободных выходных каналов 10, информации блока 4 о предпочтительных каналах передачи сообщени  и данных блока 17 пам ти о текущих значени х скоростей передачи сообщений по входным и выходньЕМ каналам выбирает в качестве приемника сообщени  либо свободный канал 10 со скоростью передачи сообщений, совпадающей со скоростью передачи входного канала, либо при отсутствии свободных приемников или несовпадении скоростей передачи элемент пам ти 7;.

Выбранный формирователем 15 адрес в виде управл ющего воздействи  поступает в коммутатор 2, который и направл ет сообщение либо через соответствующий элемент ИЛИ 9. по каналу 10, либо в элемент 7 пам ти. Завершение передачи сообщени  и его длина определ ютс  блоком 18 синхронизации по признаку конца передачи в адресной части сообщени .

Формирователь 15 передает в блок 17 пам ти номера элементов 7, хран щих прин тые сообщени , и по команде блока 18 о завершении передачи сообщени  переводит блок 2 в высокоимпе- дансное состо ние.

По мере готовности каналов 10 (информаци  дешифраторов 3) блок 18 синхронизации по данным блока I7 пам ти

определ ет наличие и длину сообщений хранимых в соответствующем элементе 7, и, инициализиру  блок 12, организует передачу сообщени  из элемента 7 через блок 8 и элемент 9 в канал 10. Данные о зан тых и освободившихс  элементах 7 передаютс  блоком 18 в блок f.

Назначение или изменение скоростей передачи сообщений по выходным каналам 10 осуществл етс  следующим образом. Из части сообщений, поступающих в блок 5, мультиплексором 16 вьщел ютс  те, которые содержат указани  о назначени х скоростей передачи сообщений по каждому из источников 1 и каналов 10, Полученна  информаци  записываетс  в блок 17 пам ти и используетс  в дальнейшем блоком 15. Назначенна  скорость передачи выходного канала 10 в виде управл ющего кода поступает в генератор 11 блока 8. Генератор II задает тактовую частоту считывани  информации из элемента 7 пам ти блоком 12 и тактовую частоту передачи информации через регистр 13 считывани .

Информаци  из регистра I3 может

ИПИ, выходы которых соединены с входами соответствующих передающих каналов , информационные выходы которых соединены с входами второго дешифратора , выход которого соединен с первым входом блока выбора направлени  и скорости передачи, первый и второй выходы которого соединены соответстQ венно с вторым управл ющим входом блока определени  входных воздействий и с управл ющим входом коммутатора , втора  группа выходов которого соединена с соответствующими входами

5 элементов пам ти, первые выходы которых соединены с входами первого дешифратора , вторые выходы соединены с первыми входами одноименных блоков управлени  скоростью передачи, втоQ рые и третьи входы которых соединены соответственно с третьим и четвертым выходами блока выбора направлени  и скорости передачи, выходы блоков управлени  скоростью передачи соедине5 ны с вторыми входами одноименных элементов ИЛИ,

2. Устройство по п,1, о т л и - ча ющеес  тем, что блок выбо

передаватьс  либо в последовательном, зо Р направлени  и скорости передачи

либо в параллельном коде. С помощью усилител  14 сигналы из регистра 13 формируютс  по амплитуде и усиливаютс  по мощности.

Формула изобретени 

I, Устройство дл  адресного управлени  коммутацией сообщений, содержащее источники сообщений, выходы кото- Q входом блока выбора направлени  и

рых соединены с одноименными информационными входами коммутатора, блок определени  входных воздействий, элемент пам ти, первый дешифратор, выход которого соединен с первым управл ющим входом блока определени  входных воздействий, и передающие каналы отличающеес  тем, что, с целью повьшгени  информационной гибкости устройства, в него введены блоки управлени  скоростью передачи, элементы ИЛИ, второй дешифратор, блок выбора направлени  и скорости передачи, выходы источников сообщений соединены с одноименными информационными входами блока определени  входных воздействий, перва  группа выходов коммутатора соединена с пер

выми входами одноименных элементов

5

:одержит формирователь адреса, мультиплексор , блок оперативной пам ти, блок синхронизации, первые входы формировател  адреса и мультиплексора объединены и  вл ютс  первым входом блока выбора направлени  и скорости передачи, первый вход блока синхронизации и второй вход формировател  адреса объединены и  вл ютс  вторым

скорости передачи, первые выходы формировател  адреса, мультиплексора и блока синхронизации соединены с соответствующими входами блока оператив- ной пам ти, первый вьгход которого соединен с вторым входом блока синхронизации , второй выход которого соединен с третьим входом формировател  адреса, второй выход блока оперативной пам ти соединен с вторым входом мультиплексора, третий вьгход блока синхронизации  вл етс  первым выходом блока выбора направлени  и скорости передачи, второй выход формировател  адреса  вл етс  вторым выходом блока выбора направлени  и скорости передачг, второй вьгход мультиплексора  вл етс  третьим выходом блока выбора направлени  и скорости

передачи, четвертый выход блока синхронизации  вл етс  четвертым выходом блока выбора направлени  и скорости передачи.

3. Устройство по п.1, отличающеес  тем, что блок управ лени  скоростью передачи содержит за дающий генератор, блок считывани , буферный регистр, усилитель-формирователь сигналов, первый вход считыва ни   вл етс  первым входом блока управлени  скоростью передачи, вход за дающего генератора  вл етс  вторым входом блока управлени  скоростью пе

От

От 5 От%

J2

редачи, второй, вход блока считывани   вл етс  третьим входом блока управлени  скоростью передачи, первый выход задающего генератора соединен с третьим входом блока считывани , выход которого соединен с первым входом буферного регистра, второй вход которого соединен с вторым выходом задающего генератора, выходы буферного регистра соединены с одноименными входами усилител -формировател  сигналов , вьгход которого  вл етс  выходом блока управлени  скоростью передачи .

Ла1

13

1

КЗ

Фиг.2

/. J

Claims (4)

Формула изобретения

1. Устройство для адресного управления коммутацией сообщений, содержащее источники сообщений, выходы которых соединены с одноименными информационными входами коммутатора, блок определения входных воздействий, элемент памяти, первый дешифратор, выход которого соединен с первым управляющим входом блока определения входных воздействий, и передающие каналы, отличающееся тем, что, с целью повышения информационной гибкости устройства, в него введены блоки управления скоростью передачи, элементы ИЛИ, второй дешифратор, блок выбора направления и скорости передачи, выходы источников сообщений соединены с одноименными информационными входами блока определения входных воздействий, первая группа выходов коммутатора соединена с первыми входами одноименных элементов

ИЛИ, выходы которых соединены с входами соответствующих передающих каналов , информационные выходы которых соединены с входами второго дешифратора, выход которого соединен с первым входом блока выбора направления и скорости передачи, первый и второй выходы которого соединены соответственно с вторым управляющим входом блока определения входных воздействий и с управляющим входом коммутатора, вторая группа выходов которого соединена с соответствующими входами элементов памяти, первые выходы которых соединены с входами первого дешифратора, вторые выходы соединены с первыми входами одноименных блоков управления скоростью передачи, вторые и третьи входы которых соединены соответственно с третьим и четвертым выходами блока выбора направления и скорости передачи, выходы блоков управления скоростью передачи соединены с вторыми входами одноименных элементов ИЛИ.

2. Устройство по п.1, отличающееся тем, что блок выбора направления и скорости передачи содержит формирователь адреса, мультиплексор, блок оперативной памяти, блок синхронизации, первые входы формирователя адреса и мультиплексора объединены и являются первым входом блока выбора направления и скорости передачи, первый вход блока синхронизации и второй вход формирователя адреса объединены и являются вторым входом блока выбора направления и скорости передачи, первые выходы формирователя адреса, мультиплексора и блока синхронизации соединены с соответствующими входами блока оперативной памяти, первый выход которого соединен с вторьгм входом блока синхронизации, второй выход которого соединен с третьим входом формирователя адреса, второй выход блока оперативной памяти соединен с вторым входом мультиплексора, третий выход блока синхронизации является первым выходом блока выбора направления и скорости передачи, второй выход формирователя адреса является вторым выходом блока выбора направления и скорости передачи, второй выход мультиплексора является третьим выходом блока выбора направления и скорости передачи, четвертый выход блока синхронизации является четвертым выходом блока выбора направления и скорости передачи.

3. Устройство по π.1, отличающееся тем, что блок управления скоростью передачи содержит задающий генератор, блок считывания, буферный регистр, усилитель-формиро- 1 ватель сигналов, первый вход считывания является первым входом блока управления скоростью передачи, вход задающего генератора является вторым входом блока управления скоростью пе- 1 редачи, второй, вход блока считывания является третьим входом блока управления скоростью передачи, первый выход задающего генератора соединен с третьим входом блока считывания, выход которого соединен с первым входом буферного регистра, второй’вход которого соединен с вторым выходом задающего генератора, выходы буферного регистра соединены с одноименными входами усилителя-формирователя сигналов, выход которого является выходом блока управления скоростью передачи.

Фиг. 2

Фиг. 3

Составитель В.Краюшкин Редактор Е.Папп Техред Л.Сердюкова Корректор 0.Кравцова Заказ 2602/49 Тираж 558 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий 113035, Москва, Ж-35, Раушская наб., д.

4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4