SU1397908A1 - Microprogram control device - Google Patents

Abstract

Изобретение относитс  к автоматике и вычислительно технике и может быть использовано в ЭВМ и вычислительных системах с микропрограммным управлением. Пелью изобретени   вл етс  расширение области применени  устройства за счет обеспечени  работы устройства в режиме прерывани  по приоритету. Устройство содержит блок 1 пам ти микропрограмм, регистр 2 адреса , регистр 3 микроопераций, мультиплексор 4 адреса, регистр 5 возврата , мультиплексор 6 логических условий , первую 7 и вторую 8 схемы сравнени , первый 9 и второй 10 элет менты ИЛИ, первьп 11 и второй 12 элементы И, триггер 13 пуска, генератор 14 тактовых импульсов, одновибратор 15. 3 ил. с S (Л со со о о 00The invention relates to automation and computer engineering and can be used in computer and microprogrammed computer systems. The invention is intended to expand the field of application of the device by ensuring that the device operates in priority interrupt mode. The device contains a block of 1 memory of microprograms, a register of 2 addresses, a register of 3 micro-operations, a multiplexer of 4 addresses, a register of 5 return, a multiplexer 6 of logical conditions, the first 7 and second 8 of the comparison circuit, the first 9 and second 10 elements of OR, the first 11 and second 12 elements And, trigger 13 start, generator 14 clock pulses, one-shot 15. 3 Il. with S (L with so about about 00

Description

Изобретение относитс  к автоматике и вычислительной технике и может быть использовано в ЭВМ и вычислительных системах с микропрограммным управлением.The invention relates to automation and computing and can be used in computer and microprogrammed computer systems.

Целью изобретени   вл етс  расширение области применени  устройства за счет обеспечени  работы устройства в режиме прерывани  по приорите- ту.The aim of the invention is to expand the field of application of the device by ensuring that the device operates in the interrupt mode by priority.

На фиг.1 приведена функциональна  схема микропрограммного устройства управлени ; на фиг.2 - временна  диаграмма работы устройства в ре жиме прерывани ; на фиг.З - алгоритм функционировани  устройства.Figure 1 shows the functional diagram of the firmware control device; Fig. 2 is a time chart of the operation of the device in the interrupt mode; FIG. 3 shows a device operation algorithm.

Микропрограммное устройство управлени  содержит блок 1 пам ти микропрограмм , поле 1, микроопераций блока пам ти микропрограмм, поле 1, адреса блока пам ти микропрограмм, поле Ij кода логических условий блока пам ти микропрограмм, выход 1 младшего разр да адреса блока пам ти микропрограмм, поле 1 кода приоритета блока пам ти микропрограмм, поле 1 конца команды блока пам ти микропрограмм, регистр 2 адреса, регистр 3 микроопераций, мультиплексор 4 адреса, регистр 5 возврата, мультиплексор 6 логических условий, первую 7 и вторую 8 схемы сравнени , первьй 9 и второй 10 элементы ИЛИ, первый 11 и второй 12 элементы И, триггер 13 пуска, генератор 14 тактовых импульсов, первый 14, и второй 14 выходы генератора 14 тактовых импульсов, одновибратор 15-, выхо 16 микроопераций устройства, вход 17 пуска устройства, второй информационный вход 18 мультиплексора, входы адреса 19 и приоритета 19 входа 19 кода операций устройства, третий информационный вход 20 мультиплексора 4 адреса, вход 21 кода логических условий устройства, первьш 22 и третий 23 информационные входы мультиплексора 6 логических условий, выход 24 старшего разр да пол  Ц адреса блока пам ти микропрограмм.The microprogram control unit contains block 1 of microprogram memory, field 1, micro-operations of microprogram memory block, field 1, microprogram memory block addresses, microprogram memory block logic condition code Ij, low-order output of microprogram memory block address, field 1 firmware memory priority code, firmware memory command end field 1, address register 2, micro-operation register 3, address multiplexer 4, return register 5, logical conditions multiplexer 6, first 7 and second 8 comparison circuits The first 9 and second 10 elements OR, the first 11 and second 12 elements AND, trigger 13 start, generator 14 clocks, first 14, and second 14 outputs of the generator 14 clocks, one-shot 15-, output 16 micro-operations of the device, start 17 device, the second information input 18 of the multiplexer, the inputs of the address 19 and priority 19 of the input 19 of the operation code of the device, the third information input 20 of the multiplexer 4 addresses, the input 21 of the code of logical conditions of the device, the first 22 and the third 23 information inputs of the multiplexer 6 logical conditions, output 24 of article rshego discharge floor C address block memory microprograms.

Устройство работает следующим образом .The device works as follows.

Смена кодов операции на входе 19 устройства происходит между импульThe change of operation codes at the input 19 of the device occurs between the pulse

самиyourself

иand

ЧH

осуществл етс  с учетом сигналов КК (поле 1 блока 1) и ПР (выход схемы 8 сравнени ) (выходы генератора 14 схемы 8 сравнени  и поQ carried out taking into account the signals QC (field 1 of block 1) and PR (output of the comparison circuit 8) (the outputs of the generator 14 of the comparison circuit 8 and Q

5 five

0 5 0 5

00

5five

л  1 блока 1 как внешние выходы устройства условно не показаны) ..l 1 block 1 as the external outputs of the device conventionally not shown) ..

В исходном состо нии все элементы пам ти устройства наход тс  в нулевом состо нии. В поле 1 нулевой  чейки блока 1 записана 1.In the initial state, all elements of the device memory are in the zero state. In field 1, the zero cell of block 1 is written 1.

Единичный сигнал с выхода этого пол  через элемент ИЛИ 10 поступает на первый управл ющий вход мультиплексора 4 адреса, на его втором управл ющем входе единичный сигнал отсутствует , поэтому мультиплексор 4 адреса, согласно алгоритму своей работы , пропускает на информационный вход регистра 2 адреса адресный код новой операции с входа 19, адресного кода входа 19 кода операций устройства .A single signal from the output of this field through the element OR 10 is fed to the first control input of the multiplexer 4 address, at its second control input there is no single signal, therefore the multiplexer 4 address, according to the algorithm of its work, passes the address code to the information input of the register 2 address operation input 19, the address code input 19 operation code device.

В режиме работы без реализации прерываний по сигналу Пуск с входа 17 устройства триггер 13 пуска устанавливаетс  в единичное состо ние и включает генератор 14. По заднему фронт/ первого тактового импульса Г, с вьгхэда 14, генератора 14 в регистр 2 адрэса заноситс  присутствующий на его информационном входе адрес первой микрокоманды первой микропрограммы. Этот адрес поступает затем на вход блока 1. В результате на выходе его пол  1, по вл етс  код микроопераций, на выводе пол  1 - адрес очередной микрокоманды, на выходе пол  Ц (если это макрокоманда ветвлени ) - код провер емого логического услови , на пол  1 - младший разр д адреса следующей микрокоманды (если эта микрокоманда линейна ), на вы In the operation mode without implementing interrupts on the signal. Start from input 17 of device trigger start 13 is set to one and turns on generator 14. On the falling edge / first clock pulse G, from vygheda 14, generator 14, the register 2 address is inserted into the address 2 the address of the first microcommand of the first firmware. This address is then fed to the input of block 1. As a result, the micro-operations code appears at the output of its field 1, the address of the next microcommand appears at the output of field 1, the output of the field C (if it is a branch macro instruction) is the code of the logical condition being checked floor 1 is the low-order bit of the address of the next microcommand (if this microcommand is linear), on you

ходе лол  1 код приоритета следующей микрокоманды. Сигнал с выхода пол  1 блока 1 во всех микрокомандах микропрограммы, кроме последней, равен нулю.During lol 1, the priority code of the next microinstruction. The signal from the output of field 1 of block 1 in all microinstructions of the microprogram, except the last one, is equal to zero.

По заднему фронту тактового импульса t с выхода 14 генератора 14 тактовых импульсов код операций записываетс  в регистр 3 микроопераций и затем поступает на выход микроопераций у::тройства.On the trailing edge of the clock pulse t from the output 14 of the generator of 14 clock pulses, the operation code is written into the register 3 of the microoperations and then goes to the output of the microoperations of the :: trio.

Если считанна  микрокоманда содержи г в поле логических условий нулевэй код, то мультиплексор 6 логических условий пропускает на свой выход значение сигнала с выхода пол  1 младшего разр да адреса блока 1 пам ти.If the read micro-command contains r in the field of logical conditions a null code, then the multiplexer 6 of logical conditions passes on its output the value of the signal from the output of the field 1 low-order bit of the address of memory block 1.

Если считана микрокоманда ветвлени , го по коду логических условийIf the microcommand of branching is read, by the code of logical conditions

из пол  1j блока 1 мультиплексор 6 логических условий пропускает на свой выход в качестве значени  младшего разр да адреса значение провер емого логического услови . Таким образом, осуществл етс  модификаци  младшего разр да адреса.from the field 1j of block 1, the multiplexer 6 of logical conditions passes to its output as the value of the least significant bit of the address the value of the checked logical condition. Thus, the modification of the lower address bit is performed.

Так как на выходе пол  1 концаSince the exit floor 1 end

команды сигнал уже нулевой, то мультиплексор 4 адреса пропускает на сво выход и далее на информационный вход регистра 2 адреса со своего первого информационного входа адрес очередно микрокоманды с выходов пол  1 блока 1 и мультиплексора 6 логических условий .the command signal is already zero, then the multiplexer 4 of the address passes to the output and then to the information input of the register 2 addresses from its first information input the address of the next microcommand from the outputs field 1 of unit 1 and multiplexer 6 of logical conditions.

На инверсном управл ющем входе схемы 8 сравнени  присутствует нулевой разрешающий сигнал с выхода элемента ИЛИ 9, так как регистр 5 возврата в нулевом состо нии. На управл ющем входе схемы 7 сравнени  разрешающий сигнал отсутствует.At the inverse control input of the comparison circuit 8, there is a zero enable signal from the output of the element OR 9, since the return register 5 is in the zero state. At the control input of the comparison circuit 7, there is no enable signal.

В поле 1g конца команды блока 1 фор- мата последней микрокоманды микропрограммы записана единица.Сигнал КК,поступа  через элемент ИЛИ 10 на первый управл ющий вход, управл ет работойIn the end field 1g of the command of block 1, the format of the last microcommand of the microprogram is recorded as one. The QC signal coming through the element OR 10 to the first control input controls the operation

код HOBOPI поступившей операции. Сигнал ПР поступает также на управл ющий вход регистра 5 возврата, разреша  запись в него адресного и приоритетного кодов следующей микрокоманды прерываемой микропрограммы с соответствующих выходов блока 1 . Запись происходит по заднему фронту тактоHOBOPI code of the received operation. The PR signal is also fed to the control input of the return register 5, allowing the address and priority codes of the next microcommand of the interrupted microprogram to be written to it from the corresponding outputs of block 1. Recording occurs on the falling edge of the tact

1414

II

вого импульса f с второго выхода генератора 14 тактовых импульсов. Только после этого новый тактовый импульс , с первого выхода 14, генератора 14 своим задним фронтом разрешает запись в регистр 2 адреса адресного кода попой микропрограммы. С записью информации в регистр 5 возврата элемент ИЛИ 9 формирует единичный сигнал РВ. Этот сигнал, поступа  на инверсный управл ющий вход схемы 8 сравнени , блокирует ее работу, запреща  таким образом вторичное прерывание , пока не выполнено первое. Сигнал РВ поступает также на вход 23 мультиплексора 6 логических условий. Далее устройство выполн ет микропрограмму прерывани  аналогично прежней прерванной микропрограмме. Микропрограмма прерывани  может использоватьf pulse from the second generator output 14 clock pulses. Only after this, the new clock pulse, from the first output 14, of the generator 14, with its falling edge, allows writing into the register 2 of the address of the address code of the booty firmware. With the recording of information in the register 5 return element OR 9 forms a single signal PB. This signal, acting on the inverse control input of the comparison circuit 8, blocks its operation, thus prohibiting the secondary interruption, until the first one is executed. The signal RV is also fed to the input 23 of the multiplexer 6 logical conditions. The device then executes the interrupt firmware in the same way as the previously interrupted firmware. The interrupt firmware can use

мультиплексора 4, который при поступ- 30 рабочие микропрограммы, состо щие изmultiplexer 4, which, with incoming 30 working firmware, consisting of

лении этого сигнала пропускает на свой выход и далее на вход регистра 2 адреса адресный код новой операции.This signal passes to its output and further to the input of register 2 addresses the address code of the new operation.

Далее цикл работы устройства в режиме без прерываний повтор етс . В режиме прерывани  устройство работает только тогда, когда нова  операци , адресный код которой поступает на адресный вход 19, входа 19 кода операций устрор1ства, имеет более высокий приоритет, чем следующа  за текущей микрокоманда выполн емой микропрограммы.Further, the cycle of operation of the device in the non-interrupted mode is repeated. In the interrupt mode, the device works only when a new operation, the address code of which goes to address input 19, input 19 of the operation operation code, has a higher priority than the current microcommand of the firmware being executed.

Так как на инверсном управл ющем входе схемы 8 сравнени  имеетс  разрешающий нулевой сигнал с поступлением на вход А схемы 8 сравнени  кода приоритета более высокого, чем код приоритета следующей микрокоманды текущей микропрограммы, поступающий на вход схемы В, на выходе схемы 8 сравнени  по вл етс  единичный сигнал ПР. Он через элемент ИЛИ 10 поступает на первый управл ющий вход мультиплексора 4 адреса (на втором управл ющем входе единичный сигнал отсутствует ) .Since at the inverse control input of the comparison circuit 8 there is a resolving zero signal with the arrival at the input A of the comparison circuit 8 of the priority code higher than the priority code of the next microcommand of the current microprogram, which enters the input of the circuit B, the output of the comparison circuit 8 appears PR signal It goes through the element OR 10 to the first control input of the multiplexer 4 addresses (there is no single signal at the second control input).

Мультиплексор 4 адреса пропускает на вход регистра 2 адреса адресныйThe multiplexer 4 addresses passes to the input of the register 2 addresses address

5five

00

микрокоманд, более низко приоритетных микропрограмм. При этом в поле 1j логических условий формата последних микрокоманд таких микропрограмм должен быть записан нулевой код. По этому коду мультиплексор 6 логических условий пропускает на свой выход в качестве значени  младшего разр да адреса следующей микрокоманды сиг нал ВЗ.microinstructions, lower priority firmware. In this case, in the field 1j of the logical conditions of the format of the latest microinstructions of such microprograms, a zero code must be written. According to this code, the multiplexer 6 of logical conditions transmits an OT signal to its output as the value of the least significant bit of the address of the following microcommand.

Если сигнал единичный (при вьтол- нении микропрограммы прерьгоани ), то адресаци  происходит к микрокоманде возврата, к микропрограмме прерывани . Если сигнал ВЗ нулевой, т.е. выполн етс  не микропрограмма прерывани , то адресаци  происходит к следующей микрокоманде текущей микропрограммы .If the signal is single (when the interrogation microprogram is executed), then addressing occurs to the return microcommand, to the interrupt microprogram. If the signal OZ is zero, i.e. if the interrupt firmware is not executed, then the next microcom of the current firmware is addressed.

В поле конца команды последней микрокоманды записана единица. Конъюнкци  этого сигнала КК с единичным сигналом РВ, формируема  первым элементом И 11, разрешает работу схемы g сравнени . Если код приоритета на входе А схемы 7 вновь поступившей на вход 19 кода операций устройства микропрограммы больше кода приоритета на входе В схемы 7 прерванного участкаIn the field of the end of the command of the last microcommand unit is written. The conjunction of this QC signal with a single PB signal, formed by the first element 11, enables the operation of the comparison circuit g. If the priority code at the input A of the circuit 7 of the newly arrived at the input 19 of the operation code of the firmware device is greater than the priority code at the input B of the circuit 7 of the interrupted section

5five

00

микропрограммы то си1 нал ВЗ не формируетс . При этом устройство работает как при реализации прерывани , т.е. выполн етс  нова  микропрограм- ма, код которой поступил на вход 19 устройства, а прерванна  ранее более низкоприоритетна  микропрограмма жде своей очереди. Сигналы, разрешающие работу схемы 8 сравнени  и регистра 5 возврата, не формируютс , С началом выполнени  новой микропрограммы сигнал КК становитс  нулевым и первы элемент И 11 блокирует работу схемы 7 сравнени ,the firmware of the OT is not formed. In this case, the device works as in the implementation of an interrupt, i.e. A new firmware is being executed, the code of which is received at the input 19 of the device, and the previously lower-priority firmware that was interrupted earlier is waiting for its turn. The signals permitting the operation of the comparison circuit 8 and the return register 5 are not generated. With the start of the new firmware, the QC signal becomes zero and the first And 11 element blocks the operation of the comparison circuit 7,

Если код приоритета новой операции меньше или равен коду приоритета участка, где произошло прерывание ранее вьтолн емой микропрограммы, то схема 7 сравнени  формирует сигнал ВЗ, По этому сигналу мультиплексор А адреса пропускает на свой выход и далее на вход регистра 2 адресный код с второго выхода регистра 5 возврата . По заднему фронту тактового импульса 7 с первого выхода 14 генератора 14 адресный код возврата к прерванной микропрограмме заноситс  в регистр 2 адреса.If the priority code of the new operation is less than or equal to the priority code of the section where the previously executed firmware interrupted, comparison circuit 7 generates a signal OT. By this signal the address multiplexer A passes the address code from the second register output to the register 2 5 return. On the falling edge of the clock pulse 7 from the first output 14 of the generator 14, the return code to the interrupted firmware is entered into the register 2 addresses.

Как только на выходах блока 1 по-  вл етс  перва  микрокоманда прерванной микропрограммы, пропадает сигнал КК (так как прерывание не происходит в последних и предпоследних микрокомандах микропрограмм) и, соответ- ственно, разрешающий сигнал на управл ющем входе схемы 7 сравнени .As soon as the first microcommand of the interrupted firmware appears at the outputs of block 1, the QC signal disappears (since the interruption does not occur in the last and last but one microprogram of microprograms) and, accordingly, the enabling signal at the control input of the comparison circuit 7.

По заднему фронту сигнал ВЗ срабатывает одновибратор 15 и обнул ет регистр 5 возврата. Далее устройство работает аналогично описанному алгоритму ,On the falling edge of the OZ signal, the one-shot 15 is triggered and zeroes the return register 5. Next, the device works in the same way as the algorithm described.

В формате последней микрокоманды последией микропрограммы, помимо единицы в поле 1j конца команды, записа также единица в старшем разр де пол  Ц адреса, которому соответствует выход 24 пол  1j адреса,In the format of the last microcommand, the last firmware, in addition to the unit in the 1j field at the end of the command, also records the unit in the highest bit category pol C address, which corresponds to the output 24 field 1j of the address,

Тактовый импульс второго выхода 14,1 генератора 14 тактовых им- пульсов своим задним фронтом разрешает запись кода последней микрооперации в регистр 3 микроопераций. Конъюнкци  этого же импульса Т, сThe clock pulse of the second output 14.1 of the generator 14 clock pulses with its falling edge allows the code of the last micro-operation to be written to the register of 3 micro-operations. Conjunctions of the same impulse T, s

сигналом КК и единичным сигналом с выхода 24 пол  1,j адреса блока 1, формируема  вторым элементом И 12, представл ет собой сигнал КР, Этот сигнал поступает на R-вход триггераsignal QC and a single signal from the output 24 of the field 1, j of the address of block 1, formed by the second element And 12, is a signal KP, This signal is fed to the R input of the trigger

5five

0 5 0 5

0 5 0 5

0 0

5 five

Q Q

5five

13 пуска и переводит его в нулевое состо ние.13 starts and puts it into zero state.

При этом запрещаетс  работа генератора 14 тактовых импульсов и работа устройства прекращаетс .In this case, the operation of the clock pulse generator 14 is prohibited and the operation of the device is terminated.

Claims (1)

Формула изобретени Invention Formula Микропрограммное устройство управлени , содержащее блок пам ти микропрограмм , регистр адреса, регистр микроопераций , мультиплексор адреса, регистр возврата, мультиплексор логических условий, первую схему сравнени , вторую схему сравнени , триггер пуска , генератор тактовых импульсов, элемент И, второй элемент И, причем вход кода команды устройства соединен с первым информационным входом мультиплексора адреса, выход кот(5рого соединен с информационным входом регистра адреса, выход кото- рого соединен с адресным входом блока пам ти микропрограмм, выход пол  микроопераций которого соединен с информационным входом регистра микроопераций , выход которого  вл етс  вы- ХОД15М микроопераций устройства, выход пол  кода логических условий блока лам ти микропрограмм соединен с управл ющим входом мультиплексора логических условий, выход которого и выход ПОЛЯ адреса блока пам ти микропрограмм соединены соответственно с вторым информационным входом мультиплексора , адреса и первым информа- циог1ным входом регистра возврата, первый выход которого соединен с тре- тьи;ч информационным входом мультиплексора адреса, выход модифицируемого разр да адреса блока пам ти микропрограмм соединен с первым ин- формационньм входом мультиплексора логических условий, вход логических условий устройства соединен с вторым информационным входом мультиплексора логических условий, вход пуска устройства соединен с входом установки в 1 триггера пуска, выход которого соединен с входом пуска генератора тактовых импульсов, первый и второй выходы которого соединены соответственно с входами синхронизации регистров адреса и микроопераций, отличающеес  тем, что, с целью расширени  области применени  устройства за счет обеспечени  работы устройства в режиме прерывани  по приоритету, оно содержит первый и второй элементы ИЛИ, одновибратор, причем группа входов кода приоритета входа кода команды устройства соединена с первыми информационными группами входов первой и второй схем сравнени , перва  группа выходов регистра возврата соединена с группой входов первого элемента ИЛИ, выход которого соединен с первым входом первого элемента И, со стробирующим входом второй схемы сравнени  и сA microprogram control device containing a microprogram memory block, an address register, a micro-operation register, an address multiplexer, a return register, a logic conditions multiplexer, a first comparison circuit, a second comparison circuit, a trigger trigger, a clock generator, the And element, a second And element, and an input the device command code is connected to the first information input of the address multiplexer, the output cat (5 connected to the information input of the address register, the output of which is connected to the address input of the memory programs whose microoperations field output is connected to the microoperations register information input, the output of which is the device microoperations HOD15M, the output of the code field of the logic conditions of the firmware module of the microprograms is connected to the control input of the multiplexer logical conditions, the output of which and the output of the memory field of the memory block firmware are connected respectively to the second information input of the multiplexer, the address and the first information input of the return register, the first output of which is connected to the third one; address of the multiplexer address, the output of the modified address of the memory block of the firmware is connected to the first information input of the multiplexer logic conditions, the input logical conditions of the device are connected to the second information input of the multiplexer logical conditions, the start input of the device is connected to the installation input of 1 trigger start, the output of which is connected to the start input of the clock pulse generator, the first and second outputs of which are connected respectively to the synchronization inputs of the address registers and mi Operations, in order to expand the field of application of the device by ensuring that the device operates in the priority interrupt mode, it contains the first and second OR elements, the one-vibrator, the input priority code group of the device command input code being connected to the first information input groups of the first and the second comparison circuit, the first group of outputs of the return register is connected to the group of inputs of the first OR element, the output of which is connected to the first input of the first AND element, with a gate input to second comparison circuit and 10ten с первым входом второго элемента И, с первым входом второго элемента ИЛ с вторым входом первого элемента И, выход которого соединен со стробиру Ю1ДИМ входом первой схемы сравнени , выход которой соединен с первым управл ющим входом мультиплексора адреса и входом запуска однсвибратора выход которого соединен с входом ус тановки в О регистра возврата, вы ход второй схемы сравнени  соединен с входом разрешени  записи регистра возврата и вторым входом второгоwith the first input of the second element I, with the first input of the second element IL with the second input of the first element I, the output of which is connected to the S1DIM gate of the input of the first comparison circuit, the output of which is connected to the first control input of the multiplexer of the address and the start input of the single vibrator which is connected to the input The settings in the return register, the output of the second comparison circuit is connected to the enable input of the recording of the return register and the second input to the second третьим информационным входом мульти- 15 элемента ИЛИ, выход которого соедиПлексора логических условий, втора  группа выходов регистра возврата соединена с второй группой информационных входов первой схемы сравнени , выходы пол  кода приоритета блока 20 пам ти микропрограмм соединены с второй группой информационных входов второй схемы сравнени  и с вторым информационным входом регистра возврата , выход признака конца команды 25 блока пам ти микропрограмм соединенthe third information input of the multi 15 element OR, the output of which combines the logical conditions, the second group of outputs of the return register is connected to the second group of information inputs of the first comparison circuit, the outputs of the priority code field of the microprogram memory block 20 are connected to the second group of information inputs of the second comparison circuit and the second information input of the return register, the output of the sign of the end of the command 25 of the firmware memory block is connected ней с вторым управл ющим входом мультиплексора адреса, второй выход генератора тактовых импульсов соединен с входом синхронизации регистр возврата и вторым входом второго элемента И, выход старшего разр да адреса пол  адреса блока пам ти микропрограмм соединен с третьим входом второго элемента И, выход которого соединен с входом установки в О триггера пуска.with the second control input of the address multiplexer, the second output of the clock generator is connected to the synchronization input of the return register and the second input of the second element AND, the output of the higher bit of the address of the address of the memory module of the microprogram is connected to the third input of the second element AND whose output is connected to the installation input in the On start trigger. Фиг. 2FIG. 2 с первым входом второго элемента И, с первым входом второго элемента ИЛИ, с вторым входом первого элемента И, выход которого соединен со стробиру- Ю1ДИМ входом первой схемы сравнени , выход которой соединен с первым управл ющим входом мультиплексора адреса и входом запуска однсвибратора, выход которого соединен с входом установки в О регистра возврата, выход второй схемы сравнени  соединен с входом разрешени  записи регистра возврата и вторым входом второгоwith the first input of the second element AND, with the first input of the second element OR, with the second input of the first element AND, the output of which is connected to the strobe-U1DIM input of the first comparison circuit, the output of which is connected to the first control input of the multiplexer address and the start input of the one-vibrator, the output of which connected to the setup input in the O return register, the output of the second comparison circuit is connected to the enable input of the recording of the return register and the second input of the second ней с вторым управл ющим входом мультиплексора адреса, второй выход генератора тактовых импульсов соединен с входом синхронизации регистра возврата и вторым входом второго элемента И, выход старшего разр да адреса пол  адреса блока пам ти микропрограмм соединен с третьим входом второго элемента И, выход которого соединен с входом установки в О триггера пуска.it with the second control input of the address multiplexer, the second output of the clock generator is connected to the synchronization input of the return register and the second input of the second element, the output of the high bit of the address of the address field of the microprogram memory unit is connected to the third input of the second element, whose output is connected to the installation input in the On start trigger. ппpp СWITH на V а /I оon V а / I о Поступление лодй oneflQtfuti на ffxoff fS i/CfnpoL cmffcArrival of oneflQtfuti to ffxoff fS i / CfnpoL cmffc Запись ff регистр S SosSpama адреса следу foofeu /iff fnefii/щей мпWrite ff register S SosSpama addresses following foofeu / iff fnefii / gnaw mp запись адрвсмоео но постутлвшеео на SxodtA устроист&а pezucmp 2 offpecarecording adrsmoeo but postutlvsheeo on SxodtA is an organizer & a pezucmp 2 offpeca дыпо нение операции преры&а и  с уозмо)ннын использо амиен no9npoi- ijaMM из дриеих. операцглThe performance of the operation of interrupts & a and c isnomnynn using the amine no9npoijajaMM of the dry. operasgl Конецthe end JJ -записи 6pezucmp 2 адресного кода из реил ра 5 ffffsffflama, 1ЛУпаноА на регистра 5 оозбрага 6 исходное состо ние- records of 6pezucmp 2 address code from the reyler 5 ffffsffflama, 1LupanoA to the register 5 ozbraga 6 initial state Считывание мн иу /73V 1Read mn / 73V 1 запись и) ЛОЛ   2 адреса ЛЗУ1 моаа адреса следующей мн в pftucmp 2 адресаrecord i) LOL 2 addresses LZU1 moa addresses next mn in pftucmp 2 addresses -J-J