SU1387192A1 - Count element with checking facility - Google Patents
Count element with checking facility Download PDFInfo
- Publication number
- SU1387192A1 SU1387192A1 SU864145523A SU4145523A SU1387192A1 SU 1387192 A1 SU1387192 A1 SU 1387192A1 SU 864145523 A SU864145523 A SU 864145523A SU 4145523 A SU4145523 A SU 4145523A SU 1387192 A1 SU1387192 A1 SU 1387192A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- output
- input
- pulse
- counter
- delay
- Prior art date
Links
Landscapes
- Measurement Of Unknown Time Intervals (AREA)
Abstract
Изобретение относитс к автоматике и вычислительной технике и может быть использовано дл контрол работоспособности счетных схем в устройствах различного назначени . Цель изобретени - расширение области применени , повышение надежности и достоверности контрол . Устройство содержит счетчик 1, блок 2 выделени и задержки первого импульса, элемент 3 задержки, элементы НЕ 4 и 5, элементы И 8-10, элемент ИЛИ 14, триггер 16. Введение элементов НЕ 6 и 7, элементов И 12 и 13, элемента ИЛИ 15 обеспечивает контроль в данном цикле возврата разр дов счетчика 1 в исходное состо ние после формировани счетчиком 1 импульса переноса. 1 з.п. ф-лы, 2 ил.The invention relates to automation and computing and can be used to monitor the performance of counting circuits in devices for various purposes. The purpose of the invention is to expand the scope, increase the reliability and reliability of the control. The device contains a counter 1, block 2 of the selection and delay of the first pulse, the delay element 3, elements NOT 4 and 5, elements AND 8-10, element OR 14, trigger 16. Introduction of elements NOT 6 and 7, elements 12 and 13, element OR 15 provides control in this cycle of resetting the bits of counter 1 to the initial state after the transfer pulse is generated by counter 1. 1 hp f-ly, 2 ill.
Description
ii
(Л(L
со. оо with oo
со кэwith ca
Изобретение относитс к автоматике и вычислительной технике и может быть использовано дл контрол работоспособности счетных схем в устройствах различного назначени .The invention relates to automation and computing and can be used to monitor the performance of counting circuits in devices for various purposes.
Цель изобретени - повышение достоверности контрол за счет введени новых конструктивных признаков, обеспечивающих контроль в данном цикле возврата разр дов счетчика в исходное состо ние после формировани счетчиком импульса переноса.The purpose of the invention is to increase the reliability of control by introducing new design features that provide control in this cycle of returning the discharge bits to the initial state after the transfer pulse has been generated by the counter.
На фиг. 1 приведена схема счетного элемента с контролем; на фиг. 2 - диаграммы работы счетного элемента с контролем.FIG. 1 shows a diagram of the counting element with the control; in fig. 2 - diagrams of the counting element with control.
Счетный элемент содержит счетчик 1, блок 2 выделени и задержки первого импульса , элемент 3 задержки, первый 4 и второй 5 элементы НЕ, элемент НЕ 6 блока 2, третий элемент НЕ 7, первый 8, второй 9 и третий 10 элементы И, второй элемент И 11 блока 2, четвертый 12 и п тый 13 элементы И, первый 14 И, второй 15 элементы ИЛИ, триггер 16, выходную шину 16.1, вход 17 установки нул счетчика 1, входы 18 и 19 установки в «1 и в «О триггера 16, входную шину 20, первый элемент И 21 блока 2, одновибратор 22 и элемент 23 задержки блока 2.The counting element contains a counter 1, a block 2 for extracting and delaying the first pulse, a delay element 3, the first 4 and second 5 elements NOT, a NOT element 6 of block 2, a third element NOT 7, the first 8, the second 9 and the third 10 elements And, the second element And 11 blocks 2, fourth 12 and fifth 13 elements AND, first 14 AND, second 15 elements OR, trigger 16, output bus 16.1, input 17 for setting zero of counter 1, inputs 18 and 19 for setting in “1 and in“ About trigger 16, the input bus 20, the first element And 21 of block 2, the one-shot 22 and the element 23 of the delay block 2.
Входна шина 20 соединена с входом блока 2 выделени и задержки первого импульса и со счетным входом счетчика 1, выход переноса которого соединен с входом элемента НЕ 4 и с первыми входами элементов И 8 и 9, второй вход первого из которых соединен с выходом блока 2, с входом элемента НЕ бис первым входом элемента И 10, второй вход и выход которого соединены соответственно с выходом элемента НЕ 4 и с первым входом элемента ИЛИ 14 выход которого соединен с входом 18 установки в «1 триггера 16 и с входом 17 установки в «О счетчика 1.The input bus 20 is connected to the input of block 2 and the delay of the first pulse and to the counting input of counter 1, the transfer output of which is connected to the input of the element HE 4 and to the first inputs of elements 8 and 9, the second input of the first of which is connected to the output of block 2, the input of the element is NOT bis; the first input of the element is AND 10, the second input and output of which are connected respectively to the output of the element NO 4 and to the first input of the element OR 14 whose output is connected to the input 18 of the installation in “1 flip-flop 16 and with the input 17 of the installation in“ O counter 1.
Выход элемента НЕ 5 соединен с вторым входом элемента И 9, выход которого соединен с вторым входом элемента ИЛИ 14. Выход триггера 16 соединен с выходной шиной 16.1, входы элемента ИЛИ 15 - с пр мыми выходами разр дов счетчика 1, выход элемента ИЛИ 15 - с первым входом элемента И 12 и с входом элемента НЕ 7, выход которого соединен с первым входом элемента И 13, выход которого соединен с входом 19 установки в «О триггера 16, Выход элемента И 8 соединен с входом элемента 3 задержки, выход которого соединен с вторыми входами элементов И 13 и 12, выход последнего из которых соединен с третьим входом элемента ИЛИ 14.The output of the element NOT 5 is connected to the second input of the element AND 9, the output of which is connected to the second input of the element OR 14. The output of the trigger 16 is connected to the output bus 16.1, the inputs of the element OR 15 to the direct outputs of the bits of the counter 1, the output of the element OR 15 - with the first input of the element 12 and with the input of the element 7, the output of which is connected to the first input of the element 13, the output of which is connected to the input 19 of the installation in “About the trigger 16, the output of the element 8 and 8 is connected to the input of the delay element 3 whose output is connected with the second inputs of the elements And 13 and 12, the output of the latter and from which is connected to the third input of the element OR 14.
Вход блока 2 выделени и задержки первого импульса соединен с первым входом элемента И 21, Выход первый, второй и третий входы элемента И 11 соединены соответственно с выходом блока 2, с инверс0The input of block 2 and the delay of the first pulse is connected to the first input of the element 21, the output of the first, second and third inputs of the element 11 is connected respectively to the output of block 2, with the inverse of 0
5five
00
.5.five
00
5five
00
5five
00
5five
ным выходом одновибратора 22, с выходом элемента НЕ бис первым входом элемента И 21, второй вход которого соединен с входом элемента НЕ бис выходом элемента 23 задержки, вход которого соединен с инверсным выходом одновибратора 22, вход которого соединен с выходом элемента И 21.the output of the one-shot 22, with the output of the NOT element bis the first input of the element 21, the second input of which is connected to the input of the element NOT the bis output of the delay element 23, the input of which is connected to the inverse output of the one-vibration 22 whose input is connected to the output of the element 21.
На фиг. 2 на примере работы трехразр дного счетного элемента рассмотрены временные диаграммы 24 1-24.13 сигналов соответственно на входной шине 20, на пр мых выходах трех разр дов счетчика 1, на выходе элемента 23 задержки, на выходе элемента НЕ 6, на выходе элемента И 11, на выходе переноса счетчика 1, на выходах элементов И 10 и 9 и на выходе элемента 3 задержки.FIG. 2, the time diagrams of 24 1-24.13 signals on the input bus 20, on the direct outputs of the three bits of counter 1, at the output of the delay element 23, at the output of the HE 6, at the output of the And 11, output transfer counter 1, the outputs of the elements And 10 and 9 and the output of the element 3 delay.
Устройство работает следуюш,им образом.The device works in the following way.
Контролируемый счетчик 1 срабатывает по заднему фронту импульсов входной последовательности (диаграммы 24.1-24.4). В исходном состо нии счетчик 1 сброшен и на пр мых выходах его триггерных разр дов , а также на выходе сигнала переноса присутствуют сигналы нулевого уровн . При этом элемент 21 блока 2 выделени и задержки первого импульса открыт по второму входу разрешаюшим сигналом единичного уровн с выхода элемента 23 задержки , соответствуюш,им сигналу на инверсном выходе одновибратора 22.Controlled counter 1 is triggered by the falling edge of the pulses of the input sequence (diagrams 24.1-24.4). In the initial state, the counter 1 is reset, and on the direct outputs of its trigger bits, as well as at the output of the transfer signal, there are signals of zero level. The element 21 of the block 2 and the delay of the first pulse is open at the second input by the resolving signal of the unit level from the output of the delay element 23 corresponding to the signal at the inverse output of the one-shot 22.
Первый импульс входной последовательности , подаваемой по шине 20, поступает на вход блока 2, проходит через открытый элемент И 21 (диаграмма 24.5) и по переднему фронту запускает одновибратор 22. При этом на инверсном выходе одновибратора 22 формируетс сигнал нулевого уровн с длительностью То (диаграмма 24.6), величина которой устанавливаетс меньше длительности рабочего цикла Тц счетчика 1 на величину, равную половине длительности интервала, образованного двум смежными импульсами входной последовательности, счита от переднего фронта предыдуш,его импульса до заднего фронта последующего импульса.The first impulse of the input sequence fed through bus 20 enters the input of block 2, passes through the open element 21 and 21 (diagram 24.5) and triggers a one-shot 22 on the leading edge. In this case, a zero-level signal with a duration To is generated at the inverse output of the one-shot 22 (diagram 24.6), the value of which is set less than the duration of the operating cycle Tc of counter 1 by an amount equal to half the duration of the interval formed by two adjacent pulses of the input sequence, calculated from the leading edge n redydush, his pulse to the back of the subsequent pulse.
При по влении сигнала нулевого уровн на выходе элемента 23 задержки (диаграмма 24.7) и соответственно на втором входе элемента И 21 последний запираетс . В этом случае последующие импульсы с шины 20 устройства не проход т на вход блока 2. Элемент 23 задержки должен обеспечивать задержку сигнала на выходе одновибратора 22 на врема тзад.,, равное длительности рабочего такта счетчика 1 (периоду следовани входных импульсов).When a zero signal appears at the output of delay element 23 (Figure 24.7) and respectively at the second input of the And 21 element, the latter is locked. In this case, the subsequent pulses from the bus 20 of the device do not pass to the input of block 2. Delay element 23 must provide a delay of the signal at the output of the one-vibrator 22 by time tzad. Equal to the duration of the operating cycle of counter 1 (the period of the following pulses).
Сигнал с выхода элемента 23 задержки через элемент НЕ 6 поступает на второй вход элемента И 11 (диаграмма 24.8). При этом на первый вход элемента И П в промежутке времени, соответствующем длительности t ОДНОГО такта, счита от середины интервала между седьмым и восьмым входными импульсами до середины интервала после восьмого импульса (диаграммы 24.1, 24.6, 24.8), выдаетс единичный уровень сигнала с инверсного выхода одновибрато- ра 22.The signal from the output of the element 23 of the delay through the element NOT 6 is fed to the second input of the element And 11 (chart 24.8). At the same time, at the first input of the element P in the time interval corresponding to the duration t of the ONE cycle, counting from the middle of the interval between the seventh and eighth input pulses to the middle of the interval after the eighth pulse (diagrams 24.1, 24.6, 24.8), a single signal level is output from the inverse output one-shot 22.
Наличие в указанный промежуток времени единичных уровней сигналов на первом и втором входах элемента И 11 обеспечивает возможность прохождени восьмого импульса входной последовательности, в результате чего на выходе элемента И 11 (диаграмма 24.9) по вл етс импульс, соответствующий по времени импульсу переноса на выходе счетчика 1 (диаграмма 24.10). Импульс с выхода элемента И 11 поступ- пает на входы элементов И 8 и 10 и через элемент НЕ 5 на вход элемента И 9.The presence at a specified time interval of single signal levels at the first and second inputs of the And 11 element allows the eighth pulse of the input sequence to pass, resulting in an output of the And 11 element (Figure 24.9) that a pulse corresponding in time to the transfer pulse at the output of the counter 1 appears. (chart 24.10). The impulse from the output of the element And 11 arrives at the inputs of the elements And 8 and 10 and through the element NOT 5 to the input of the element And 9.
Если счетчик 1 исправен и работает без сбоев, то импульс переноса с его выхода, действу одновременно с выходным импульсом элемента И 11, открывает элемент И 8. При этом импульс с выхода элемента И 8 задерживаетс на элементе 3 задержки на врем тзад.2, равное длительности импул1 са входной последовательности (диаграмма 24.13) и поступает на второй вход элемента И 13. Если в момент по влени импульса на втором входе элемента И 13 отсутствует информаци на выходах триггерных разр дов счетчика 1, то в этом случае через элемент ИЛИ 15 на выходе элемента НЕ 7 присутствует сигнал единичного уровн , который открывает элемент И 13, разреша прохождение импульса с элемента 3 задержки на его выход, и по входу 19 установки в ноль подтверждает нулевое состо ние триггера 16, соответствующее отсутствию ошибок в счетчике 1 (при этом элементы И 9 и 10 заперты нулевыми сигналами с выходов элементов НЕ 4 и 5 соответственно).If counter 1 is working and working without failures, then the transfer pulse from its output, acting simultaneously with the output pulse of element 11, opens element eight 8. At the same time, the pulse from the output of element eight 8 is delayed by element 3 of the delay by time tzad.2 equal to the impulse duration of the input sequence (diagram 24.13) and arrives at the second input of element AND 13. If at the moment of appearance of a pulse at the second input of element 13 there is no information at the outputs of the trigger bits of counter 1, then in this case through the element OR 15 at the output element NOT 7 there is a signal of a single level that opens the AND 13 element, allowing the pulse to pass from the delay element 3 to its output, and on the input 19 of the zero setting confirms the zero state of the trigger 16, corresponding to the absence of errors in the counter 1 (the elements AND 9 and 10 are locked with zero signals from the outputs of the elements 4 and 5, respectively).
При поступлении первого импульса следующей входной последовательности открываетс блок 2 выделени и задержки первого импульса и работа устройства протекает аналогично.When the first pulse of the next input sequence arrives, block 2 and the delays of the first pulse open and the device proceeds in a similar way.
В предлагаемом устройстве за счет того, что стробирование единичных уровней сигналов с инверсного выхода одновибратора 22 и выхода элемента НЕ 6 осуществл етс восьмым импульсом входной последовательности в средней части интервала, соответствующего по длительности рабочему такту схемы, обеспечиваетс возможность отклонени (нестабильности) параметров одно- вибратора 22 от заданного значени в пределах - бТо бТо, соответствующих по величине половине интервала времени между седьмым и восьмым импульсами входной последовательности (на диаграммах 24.6 и 24.8 указанные зоны заштрихованы). При этом обеспечиваетс возможность снижени точности поддержани длительности сигнала, формируемого одновибраторомIn the proposed device, due to the fact that the gating of single signal levels from the inverse output of the one-shot 22 and the output of the NOT element 6 is carried out by the eighth pulse of the input sequence in the middle part of the interval, corresponding to the duration of the working cycle of the circuit, the parameters of a single vibrator are rejected (instated) 22 from a predetermined value in the range - bto bto, corresponding in magnitude to half the time interval between the seventh and eighth pulses of the input sequence (on diagrams 24.6 and 24.8 indicated areas are shaded). In this case, it is possible to reduce the accuracy of maintaining the duration of a signal generated by a single vibrator.
22, в значительных пределах по сравнению с известным устройством.22, in considerable limits in comparison with the known device.
Требовани к точности параметров используемых элементов 3 и 23 задержки значительно ниже требований к точности одно- вибратора 22 из-за меньшего вли ни их на правильность функционировани устройства , исход из выполн емых функций. Аналогичным образом, при обеспеченииThe requirements for the accuracy of the parameters of the used delay elements 3 and 23 are significantly lower than the requirements for the accuracy of the single-vibrator 22 because of their less influence on the correct functioning of the device, based on the functions performed. Similarly, while ensuring
г, необходимой точности одновибратора допускаетс отклонение частоты импульсов входной последовательности от заданного значени в пределах ±бТо, что также обеспечивает возможность снижени точности поддержани параметров входной частоты.r, the required accuracy of the one-shot allows the frequency of the pulses of the input sequence to deviate from the set value within ± bTo, which also makes it possible to reduce the accuracy of maintaining the parameters of the input frequency.
При необходимости одновременного учета точностей указанных параметров в устройстве допустимые отклонени дл каждого параметра в наихудшем случае могут составл ть величину, равную 0,5бТо.If it is necessary to simultaneously take into account the accuracy of the indicated parameters in the device, the tolerances for each parameter in the worst case may be equal to 0.5bTo.
Таким образом, в предлагаемой схеме устройства при обеспечении указанных допусков на отклонение рассмотренных параметров исключаетс возможность формировани и регистрации сигнала ложной ошибки Thus, in the proposed scheme of the device, while ensuring the specified tolerances for the deviation of the considered parameters, the possibility of generating and recording a false error signal is excluded.
5 при отсутствии реальных ошибок в работе счетной схемы.5 in the absence of real errors in the operation of the counting circuit.
В результате сбо или отказа в работе счетчика 1 импульс на его выходе может не совпадать с выходным импульсом элемента И 11. Однако могут иметь место случаиAs a result, a failure or failure in the operation of the counter 1 pulse at its output may not coincide with the output pulse of the element 11. However, there may be cases
0 наличи неисправности и после совпадени указанных импульсов при завершении рабочего цикла. Здесь возможны следующие три случа .0 the presence of a malfunction and after the coincidence of the indicated pulses at the end of the working cycle. Here the following three cases are possible.
В первом случае, когда импульс на выходе элемента И 11 по вл етс раньше, чемIn the first case, when the pulse at the output of the element And 11 appears earlier than
5 импульс на выходе переноса счетчика 1, что может иметь место, когда какой-либо разр д счетчика 1 не переключаетс из нулевого состо ни в единичное, инвертированный элементом НЕ 4 сигнал с выхода переQ носа счетчика 1 и импульс с выхода элемента И 11 офкрывают элемент И 10 (диаграмма 24.11) и единичный сигнал через жлемент ИЛИ 14 поступает на вход 18 триггера 16. Триггер переключаетс в единичное состо ние и на его выходе по вл ет5 с сигнал ошибки, свидетельствующий об ошибке в счетчике 1. Элементы И 8 и 9 заперты нулевым сигналом с выхода переноса счетчика 1. Импульс с выхода элемента ИЛИ 14 также поступает на вход 17 счетной схемы 1 и устанавливает ее в исходное5 pulse at the output of the transfer of counter 1, which may occur when any discharge of counter 1 does not switch from zero to one, inverted by the HE 4 element, the signal from the output of the nose of the counter of 1 and the pulse from the output of element 11 of the element And 10 (diagram 24.11) and a single signal through the element OR 14 is fed to the input 18 of the trigger 16. The trigger switches to the single state and at its output appears 5 s an error signal indicating an error in the counter 1. Elements And 8 and 9 are locked zero signal output transfer counter 1. The pulse from the output of the element OR 14 is also fed to the input 17 of the counting circuit 1 and sets it to the original
0 состо ние. С приходом очередного импульса входной последовательности начинаетс следующий цикл работы устройства.0 state. With the arrival of the next pulse of the input sequence, the next cycle of the device operation begins.
Если в счетчике 1 был сбой, то в конце следующего цикла работы устройства триггер 16 переводитс импульсом с выхода элемента И 13 в исходное нулевое состо ние , т.е. при случайном сбое сигнал ошибки представл ет собой одиночный импульс, длительность которого равна периоду циклаIf the counter 1 failed, then at the end of the next cycle of operation of the device, the trigger 16 is transferred by a pulse from the output of the AND 13 element to the initial zero state, i.e. in the event of an accidental failure, the error signal is a single pulse, the duration of which is equal to the cycle period
работы устройства. В случае устойчивого отказа в счетчике 1 триггер 16 посто нно находитс в единичном состо нии и сигнал ошибки представл ет собой напр жение посто нного уровн .device operation. In the event of a persistent failure in the meter 1, the trigger 16 is constantly in a single state, and the error signal is a constant level voltage.
Во втором случае возможно наличие неисправности непосредственно после совпадени импульса переноса с выхода счетчика 1 с импульсом на выходе элемента И 11, что может иметь место, когда после по влени импульса переноса на выходах триггер- ных разр дов счетчика 1 может быть сохранена неправильна информаци , так как какой-либо разр д (несколько разр дов), например первый, участвующий в последней двоичной комбинации, не переключаетс из единичного состо ни в нулевое. В этом случае при совпадении импульсов на выходе переноса счетчика 1 и выходе элемента И 11 на выходе элемента И 8 по вл етс импульс, который задерживаетс на элементе 3 задержки и поступает на второй вход элемента И 12. При наличии в этот момент на первом входе элемента И 12 разрешающего сигнала единичного уровн с выхода элемента ИЛИ 15, соответствующего наличию информации в счетчике 1, импульс с выхода элемента 3 задержки (диаграммы 24.2 и 24.13) проходит через открытый элемент И 12 и далее через элемент ИЛИ 14 устанавливает триггер 16 в единичное состо ние, соответствующее ошибке в счетчике 1. При этом элементы И 9 и 10 запер- ты нулевыми сигналами с выходов элементов НЕ 4 и 5 соответственно. Распознавание ошибки производитс на последующих циклах работы аналогично рассмотренному в первом случае. Таким образом, в данном случае обеспечиваетс возможность вы- влени ошибки, возникающей в конце рабочего цикла, после совпадени импульсов на выходе переноса счетчика 1 и на выходе элемента И 11.In the second case, there may be a fault immediately after the transfer pulse from the output of counter 1 coincides with the pulse at the output of element 11, which may occur when, after the appearance of the transfer pulse at the outputs of the trigger bits of counter 1, incorrect information can be stored like any bit (several bits), for example, the first one participating in the last binary combination does not switch from one to zero state. In this case, when the pulses at the output of the transfer of counter 1 and the output of the element 11 at the output of the element 8 coincide, a pulse appears that is delayed at the delay element 3 and arrives at the second input of the element 12. If there is at this moment at the first input of the element And 12 permitting signal of a single level from the output of the element OR 15, corresponding to the availability of information in counter 1, the pulse from the output of the delay element 3 (diagrams 24.2 and 24.13) passes through the open element And 12 and then through the element OR 14 sets the trigger 16 to unity with hundred of corresponding errors in the counter 1. In this case, AND gates 9 and 10 zaper- you zero elements output signals from NOT 4 and 5, respectively. Error recognition is performed on subsequent work cycles in the same way as in the first case. Thus, in this case, it is possible to detect an error that occurs at the end of the operating cycle, after the pulses at the transfer output of counter 1 and at the output of the And 11 element coincide.
В третьем случае наличи неисправно- сти (сбой или отказ) импульс на выходе переноса счетчика 1 по вл етс раньше выходного импульса элемента И 11, что может иметь место, когда какой-либо разр д счетчика 1 не переключаетс из единичного состо ни в нулевое. Рассмотрение данного вопроса проводитс отдельно дл каждого вида неисправности (отказа или сбо ). При этом дл упрощени по снени ведутс на дес тичных эквивалентах, соответствующих значени м двоичного кода дл трехразр дной счетной схемы.In the third case of the presence of a malfunction (failure or failure), the pulse at the transfer output of counter 1 appears before the output pulse of element 11, which may occur when any discharge of counter 1 does not switch from one to zero. Consideration of this issue is conducted separately for each type of failure (failure or failure). Here, for simplicity, the explanations are carried out on decimal equivalents corresponding to the values of the binary code for a three-bit counting circuit.
Если в результате отказа какой-либо разр д, например первый, остаетс посто нно включенным в единичном состо нии к началу текущего цикла работы, то в этом случае измен етс коэффициент делени счетчика 1. При этом вместо значений кода, соответствующих последовательности 1234 5, 6, 7, О, получали значени , соответствую5If, as a result of a failure, any bit, for example, the first one, remains permanently turned on in a single state at the beginning of the current operation cycle, then the division ratio of counter 1 changes. In this case, instead of code values corresponding to the sequence 1234 5, 6 , 7, O, received values corresponding to 5
0 Q s 0 Q s
г 0 g 0
5 five
щие последовательности 35713571 (отсчет последовательных значений кода ведетс слева направо). В этом случае на четвертой позиции полученной последовательности по вл етс импульс на выходе переноса счетчика 1, который опережает импульс на выходе элемента И 11. При этом инвертированный элементом НЕ 5 сигнал с выхода элемента И 11 и импульс с выхода счетчика 1 открывают элемент И 9 и единичный сигнал с его выхода (диаграмма 24.12) через элемент ИЛИ 14 поступает на вход 18 триггера 16. Триггер переключаетс в единичное состо ние и на его выходе по вл етс сигнал ошибки, свидетельствующий об ошибке в счетчике 1. Элементы И 8 и 10 в этом случае заперты нулевым сигналом с выхода элемента И 11.35713571 sequences (the sequential code values are counted from left to right). In this case, at the fourth position of the resulting sequence, a pulse appears at the transfer output of counter 1, which is ahead of the pulse at the output of AND 11. At the same time, the signal from the output of AND 11 and the pulse from output of counter 1 open the element AND 9 and a single signal from its output (diagram 24.12) through the OR element 14 is fed to the input 18 of the flip-flop 16. The flip-flop switches to the single state and an error signal appears at its output, indicating an error in the counter 1. Elements 8 and 10 in this case locked You are the zero signal from the output of the element 11.
Импульс с выхода элемента ИЛИ 14 сбрасывает счетчик 1 в исходное состо ние. Так как первый разр д посто нно включен в единичное состо ние, то в этом случае после сброса счетчика 1 на последующих четырех позици х счета, начина с п той , повтор ютс значени кода, полученные на первых четырех позици х. При этом на последней позиции счета на выходе счетчика 1 возникает импульс переноса, который совпадает с импульсом на выходе элемента И 11. В результате этого аналогично рассмотренному во втором случае наличи неисправности , в цепи, содержащей элемент И 8, элемент 3 задержки, элемент И 12, при наличии информации в счетчике 1 формируетс сигнал, который через элемент ИЛИ 14 подтверждает единичное состо ние триггера 16 и осуществл ет еще раз сброс счетчика 1. На последующих циклах работы будет иметь место последовательность значении кода 35713571, при этом повтор ютс операции подтверждени ощибки в триггере 16 и сброса счетчика 1. В данном случае после возникновени ошибки триггер 16 посто нно находитс в единичном состо нии и сигнал ошибки на его выходе представл ет напр жение посто нного уровн , что соответствует отказу.The pulse from the output of the element OR 14 resets the counter 1 to the initial state. Since the first bit is continuously included in the one state, in this case, after resetting the counter 1 to the next four counts, starting from the fifth, the code values obtained in the first four positions are repeated. At the same time, at the last position of the counting at the output of counter 1, a transfer pulse occurs, which coincides with the pulse at the output of element 11. As a result, similarly to the failure condition considered in the second case, the circuit containing element 8, delay element 3, element 12 , if information is available in counter 1, a signal is generated which, via element OR 14, confirms the single state of flip-flop 16 and once again resets counter 1. At subsequent work cycles, the sequence value of the code 35713571, p At the same time, the operations of confirming the error in trigger 16 and resetting counter 1 are repeated. In this case, after an error has occurred, trigger 16 is constantly in a single state and the error signal at its output represents a constant level voltage, which corresponds to a failure.
В других случа х посто нного включени первого разр да в единичное.состо ние, например на щестой позиции , вместо последовательности значений кода 1 23456 7 О имеет место последовательность 12345 7 1 3, а на следующих циклах - 357135 7 1. При посто нном включении первого разр да , например, на второй позиции счета, вместо последовательности значений кода 1 2345670 имеет место последовательность 1 3 5 7 1 3 5 7, а на следующих циклах - 3 5 7 1 3 5 7 1. В конце цикла последовательностей 12345713и 13571357 отсутствует формирование импульса переноса на выходе счетчика 1, поэтому подтверждение сигнала ощибки в триггере 16 осуществл етс по цепи элементов НЕ 4 и И 10 аналогично первому случаю, когда импульсIn other cases of constant switching on of the first bit into a single state, for example, on a generic position, instead of a sequence of code values 1 23456 7 O, there is a sequence 12345 7 1 3, and on the following cycles - 357135 7 1. With constant switching on for the first bit, for example, at the second position of the count, instead of the sequence of code 1 2345670, the sequence is 1 3 5 7 1 3 5 7, and in the following cycles - 3 5 7 1 3 5 7 1. There are no sequences at the end of the cycle of 12345713 and 13571357 the formation of a transfer pulse at the output of counter 1, therefore Confirming dosing errors in the trigger signal 16 is performed by NOT circuit elements 4 and 10 and in the first case, when a pulse
на выходе элемента И 11 по вл етс раньше , чем импульс переноса на выходе счетчика 1.at the output of the element And 11 appears earlier than the transfer pulse at the output of the counter 1.
Таким образом, учитыва воздействи управл ющих сигналов по входам триггера 16 и счетчика 1, необходимо отметить, что в данных примерах после возникновени ошибки триггер 16 также будет хранить единичный уровень сигнала.Thus, taking into account the effect of control signals on the inputs of the trigger 16 and counter 1, it should be noted that in these examples, after an error occurs, the trigger 16 will also store a single signal level.
Таким образом, на трех рассмотренных примерах показана возможность однозначного распознавани характера ошибки вида отказ дл первого разр да счетной схемы 1.Thus, the three considered examples show the possibility of unambiguously recognizing the nature of the error of the type of failure for the first discharge of the counting circuit 1.
Аналогичным образом может быть рассмотрено формирование ошибки вида отказ при посто нном включении других разр дов, например второго или третьего.Similarly, the formation of an error of the type of failure with the constant inclusion of other bits, such as the second or third, can be considered.
Если в результате сбо информации импульс на выходе счетчика 1 по вл етс с опережением импульса на выходе элемента И И, например, в начале рабочего цикла, что имеет место, когда по первому импульсу входной последовательности включаютс первый и все остальные разр ды счетной схемы в единичное состо ние, то в этом случае вместо последовательности значений кодов 1 2345670 имеет место последовательность значений 70123456, а на следующем цикле - 1 2345670. При этом с учетом воздействий управл ющих сигналов по входам триггера 16 и счетчика 1 триггер зафиксирует сигнал ошибки на второй позиции счета и сохранит его до конца второго цикла, когда по витс сигнал переноса, т.е. длительность сигнала сбо почти равна длительности двух циклов работы (2 Тц) счетной схемы.If, as a result of the accumulated information, a pulse at the output of counter 1 appears ahead of the pulse at the output of the AND element, for example, at the beginning of the operating cycle, which occurs when the first and all other bits of the counting circuit turn on the first pulse of the input circuit state, then in this case, instead of a sequence of code values 1 2345670, there is a sequence of values 70123456, and on the next cycle - 1 2345670. Taking into account the effects of the control signals on the trigger inputs 16 and the counter 1 trigger, iruet error signal at a second position counting and stores it until the end of the second cycle, when Vits carry signal, i.e., The duration of the signal is almost equal to the duration of two cycles of operation (2 TC) of the counting circuit.
В других случа х возникновени сбо , например на п той позиции счета, когда вместе с первым включаетс второй разр д, вместо последовательности значений 1 2 3 45670 имеет место последовательность 1 2 3 4 7 О 1 2, а на следующем цикле - 12345670, т.е. длительность сигнала сбо составл ет примерно 1,3 Тц. Сравнива длительность сигнала сбо , получаемую в различных случа х возникновени неисправности , имеем, что дл первого случа длительность сигнала сбо равна длительности рабочего цикла, а дл третьего случа она превышает его и может быть равна длительности почти двух рабочих циклов, поэтому дл однозначного распознавани характера ошибки вида «сбой надо учитывать , что длительность импульса сбо не должна превышать максимального значени , равного 2 область возможного изменени должна быть установлена в пределах Tu Т,2Т..In other cases of the occurrence of a failure, for example, at the fifth counting position, when the second bit is included together with the first, instead of the sequence of values 1 2 3 45670, the sequence 1 2 3 4 7 О 1 2 takes place, and on the next cycle - 12345670, t . The duration of the fault signal is approximately 1.3 Tz. By comparing the duration of the fault signal obtained in various cases of malfunctioning, we find that for the first case the duration of the fault signal is equal to the duration of the operating cycle, and for the third case it exceeds it and can be equal to the duration of almost two operating cycles, therefore, to unambiguously recognize the nature of the error "Failure must be taken into account that the duration of the pulse should not exceed a maximum value of 2. The area of possible change must be set within Tu T, 2T.
Claims (2)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU864145523A SU1387192A1 (en) | 1986-11-10 | 1986-11-10 | Count element with checking facility |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU864145523A SU1387192A1 (en) | 1986-11-10 | 1986-11-10 | Count element with checking facility |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| SU1387192A1 true SU1387192A1 (en) | 1988-04-07 |
Family
ID=21266915
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| SU864145523A SU1387192A1 (en) | 1986-11-10 | 1986-11-10 | Count element with checking facility |
Country Status (1)
| Country | Link |
|---|---|
| SU (1) | SU1387192A1 (en) |
-
1986
- 1986-11-10 SU SU864145523A patent/SU1387192A1/en active
Non-Patent Citations (1)
| Title |
|---|
| Авторское свидетельство СССР № 1129740, кл. Н 03 К 21/40, 1983. Авторское свидетельство СССР № 1345340, кл. Н 03 К 21/40, 1986. * |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US3453551A (en) | Pulse sequence detector employing a shift register controlling a reversible counter | |
| SU1387192A1 (en) | Count element with checking facility | |
| SU966913A1 (en) | Checking device | |
| SU1444941A1 (en) | Divider of pulse recurrence rate with variable pulse duration | |
| SU1309264A1 (en) | Programmable pulse generator | |
| SU1233112A1 (en) | Measuring device with self-check | |
| SU1288687A1 (en) | Digital discriminator | |
| SU1383367A1 (en) | Device for checking compare circuits | |
| SU1622857A1 (en) | Device for checking electronic circuits | |
| SU1652986A1 (en) | Token selector in pattern recognition | |
| SU1259214A1 (en) | Programmed control device | |
| SU1764202A1 (en) | Three channels majority-redundant device | |
| SU1042184A1 (en) | Stand-by scaling device | |
| SU1725388A1 (en) | Binary counting device with check | |
| SU482737A1 (en) | Device for comparing binary numbers | |
| SU919090A1 (en) | Device for monitoring operation of counter with potential output | |
| SU1476472A1 (en) | Unit for functional check of duplicated computers | |
| SU1589281A2 (en) | Device for detecting errors in discreter sequence | |
| SU1741158A1 (en) | Analyzer of parametric failures | |
| SU1359904A1 (en) | Device for checking binary counters with consecutive input of information | |
| SU911728A1 (en) | Switching device | |
| SU1270767A1 (en) | Check and control system | |
| SU330474A1 (en) | DEVICE FOR MEASURING THE SPEEDS OF PAPER-MAKING MACHINES | |
| SU1252782A1 (en) | Device for checking and switching back-up units | |
| SU1089762A1 (en) | Redundant pulse counter |