SU1383368A1 - Device for checking digital units - Google Patents

Abstract

Изобретение относитс  к автоматике и вычислительной технике и может быть использовано в аппаратуре контрол  цифровых объектов. Цель изобретени  - повышение достоверности контрол . Устройство содержит генератор 1, счетчики 2 и 14, генератор 4 псевдослучайной последовательности (ПСП), формирователь 5 сигнатур, компаратор 7, логические элементы И-НЕ 9, И 10, 11, 12 и 13,ИЛИ 16, блок 15 пам ти, регистры 17 и 19, коммутатор 18, вход 26 задани  режима. В первом режиме генератор 4 передает через коммутатор 18 и регист- 19 ЦСЦ тестовых воздействий с заданным законом распределени  на исправный контролируемый блок 6, реакции которого обрабатываютс  формирователем 5. Количество воздействий задаетс  счетчиком 2. Во втором режиме генератор 4, регистр 17 и счетчик 14 передают содержимое  чеек блока 15 через коммутатор 18 и регистр 19 на входы блока 6 взамен тестовых воздействий. Передаваема  последовательность искажена так, что обеспечивает установку исправного блока 6 в состо ние, соответствующее заданному списку его неисправностей. На выходе компаратора 7 можно наблюдать значени  сигнатур и результаты их сравнени . Работа данного устройства как в режиме пр мой генерации тестов, так и в режиме искаженной генерации, т. е. искусственного искажени  входных сигналов, позвол ет повысить достоверность контрол  цифровых объектов. 4 ил. слThe invention relates to automation and computing and can be used in equipment controlling digital objects. The purpose of the invention is to increase the reliability of the control. The device contains a generator 1, counters 2 and 14, a generator 4 of a pseudo-random sequence (PSP), a shaper of 5 signatures, a comparator 7, logical gates of AND-HE 9, AND 10, 11, 12 and 13, OR 16, memory block 15, registers 17 and 19, switch 18, mode setting input 26. In the first mode, the generator 4 transmits through the switch 18 and the register of test actions with a given distribution law to the properly controlled block 6, the responses of which are processed by the driver 5. The number of actions is set by counter 2. In the second mode, generator 4, register 17 and counter 14 are transmitted the contents of the cells of the block 15 through the switch 18 and the register 19 to the inputs of the block 6 instead of test actions. The transmitted sequence is distorted in such a way that it ensures that the healthy block 6 is set to the state corresponding to the specified list of its faults. At the output of comparator 7, signature values and results of their comparison can be observed. The operation of this device, both in the mode of direct test generation and in the mode of distorted generation, i.e., artificial distortion of input signals, makes it possible to increase the reliability of control of digital objects. 4 il. cl

Description

соwith

0000

со соwith so

О) 00O) 00

Фиг.FIG.

ГотовReady

Изобретение относитс  к автоматике и вычислительной технике и может быть использовано в аппаратуре контрол  дискретных объектов.The invention relates to automation and computer technology and can be used in hardware for controlling discrete objects.

Цель изобретени  - повышение достоверности контрол .The purpose of the invention is to increase the reliability of the control.

На фиг. 1 приведена структурна  схема устройства дл  контрол  цифровых блоков; на фиг. 2 - электрическа  схема синхро- генератора; на фиг. 3 - временные диаграммы , иллюстрирующие временные соотноше-. ни  между синхросигналами, вырабатываемыми на выходах синхрогенератора; на фиг. 4 - электрическа  схема компаратора. Устройство содержит синхрогенератор 1, счетчик 2, триггер 3, генератор 4 псевдо- случайной последовательности, формирователь 5 сигнатур, контролируемый блок 6, компаратор 7, элемент 8 задержки, элемент И-НЕ 9, элементы И 10-13, счетчик 14, блок 15 пам ти, элемент ИЛИ 16, регистр 17, коммутатор 18, регистр 19, вход 20 установки начального кода регистра, вход 21 задани  кода пуска генератора псевдослучайной последовательности , вход 22 установки нулевого адреса устройства, второй вход 23 задани  режима контрол  устройства, вход 24 начальной установки формировател  сигнатур , вход 25 задани  числа тактов работы контролируемого цифрового блока, вход 26 задани  режима работы устройства.FIG. 1 shows a block diagram of a device for controlling digital blocks; in fig. 2 - electrical circuit of the synchronous generator; in fig. 3 - time diagrams illustrating time ratios. nor between the clock signals generated at the outputs of the clock generator; in fig. 4 is a comparator circuit diagram. The device contains a synchronous generator 1, a counter 2, a trigger 3, a generator 4 of a pseudo-random sequence, a generator of 5 signatures, a controlled block 6, a comparator 7, a delay element 8, an AND-HE element 9, elements 10-13, a counter 14, block 15 memory, element OR 16, register 17, switch 18, register 19, input 20 for setting the initial register code, input 21 for setting the start code of the pseudo-random sequence generator, input 22 for setting the device’s zero address, second input 23 for setting the device control mode, input 24 installations form l signature entry 25 specify the number of cycles of the monitored digital block 26 input specifying the operating mode of the device.

Синхрогенератор 1 (фиг. 2) содержит генератор 27 тактовых импульсов, триггеры 28 и 29, элементы И 30-32, согласующий резистор 33. Synchronizer 1 (Fig. 2) contains a generator 27 clock pulses, triggers 28 and 29, elements And 30-32, the matching resistor 33.

Компаратор (фиг. 4) содержит элементы И 34 и 35, регистры 36 и 37, группу 38 сумматоров по модулю два, элемент ИЛИ 39. Счетчик 2 используетс  дл  задани  и отсчета продолжительности работы устройства .The comparator (Fig. 4) contains AND 34 and 35, registers 36 and 37, modulo-two group 38, and OR 39 element. Counter 2 is used to set and count the device operation time.

Контролируемый блок 6 представл ет собой объект, содержащий недоступные внутренние узлы дл  непосредственного внесени  в них неисправностей с целью проверки их обнаружимости на генерируемых псевдослучайных тестовых воздействи  с. Предпочтительными контролируемыми блоками 6  вл ютс .СБИС процессорного типа со структурами информационных потоков типа команд , адресов, данных и т. п.Monitored block 6 is an object containing inaccessible internal nodes to directly introduce faults into them in order to check their detectability on the generated pseudo-random test effects. Preferred monitored blocks 6 are processor-type WLAN alarms with information flow structures such as commands, addresses, data, etc.

Компаратор 7 (фиг. 4) предназначен дл  записи эталонной сигнатуры и сигнатуры контролируемого блока, значени  которых можно наблюдать на выходе устройства дл  контрол  цифровых блоков, и сравнени  этих сигнатур. При этом на выходе компаратора 7 можно наблюдать результат этого сравнени .Comparator 7 (FIG. 4) is designed to record the reference signature and the signature of the monitored block, the values of which can be observed at the output of the device for monitoring digital blocks, and comparing these signatures. In this case, at the output of the comparator 7, the result of this comparison can be observed.

Элемент 8 задержки используетс  дл  формировани  синхросигнала дл  контролируемого блока 6 из синхросигнала записи в регистр 19 пам ти.The delay element 8 is used to generate a sync signal for the monitored block 6 of a sync signal written to memory register 19.

Блок 15 пам ти  вл етс  известным устройством и представл ет собой запоминающее устройство с произвольной выборкой. Множество адресных входов блока 15 пам ти разбито на три группы. Перва  группа адресных входов имеет разр дность, определ емую максимальной длиной последовательности двоичных векторов, передаваемой на контролируемый блок 6 в режиме моделировани  неисправностей приЛзамене вектора на последовательность векторов. Упом нута  разр дность равна больщему целомуThe memory unit 15 is a known device and is a random access memory. The set of address inputs of memory block 15 is divided into three groups. The first group of address inputs has a size determined by the maximum length of a sequence of binary vectors transmitted to the monitored block 6 in the simulation mode of faults when replacing a vector with a sequence of vectors. Mentioned chit is equal to a large integer

0 числу, ближайщему к двоичному логарифму упом нутой максимальной длины. Втора  и треть  группы адресных входов, а также группа информационных выходов имеют одинаковую разр дность, котора  равна колиг честву выходов генератора 4 псевдослучайной последовательности. Разр дность  чеек блока 15 пам ти равна разр дности группы его информационных выходов плюс два. Устройство работает следующим образом .0 to the number closest to the binary logarithm of said maximum length. The second and third groups of address inputs, as well as the group of information outputs, have the same size, which is equal to the number of outputs of the pseudo-random sequence generator 4. The cell width of the memory block 15 is equal to the cell size of its information outputs plus two. The device works as follows.

0 Устройство имеет два режиме работы. Первый режим (неискаженной генерации) используетс  на этапе получени  эталонных сигнатур при помощи заведомо исправного контролируемого блока 6 и на этапе контро л  однотипных блоков (путем получени  рабочих сигнатур и их сравнени  с эталонными ). Во втором режиме (искаженной генерации ) осуществл етс  имитаци  внесени  неисправностей в заведомо исправный контролируемый блок 6 и проверка обнаружи0 мости этих неисправностей. При этом физического внесени  неисправностей в контролируемый блок не производитс .0 The device has two modes of operation. The first mode (undistorted generation) is used at the stage of obtaining reference signatures with the help of a knowingly good controlled block 6 and at the stage of controlling single-type blocks (by obtaining working signatures and comparing them with the reference ones). In the second mode (distorted generation), a simulation of faults is performed in a known-good monitored block 6 and the verification of the detection of these faults. In this case, no physical failures are made to the monitored unit.

Режим неискаженной генерации. В исходном состо нии на пр мом выходе триггера 3 присутствует сигнал логического «О,Undistorted generation mode. In the initial state at the forward output of the trigger 3 there is a logical signal “O,

5 который блокирует управл ющий генератор 1, поступа  на его вход. .При этом на выходе генератора 27 импульсы А не формируютс , а триггеры 28 и 29 удерживаютс  в нулевом состо нии. Единичный сигнал с инверсного выхода триггера 3 поступает на выход готов05 which blocks the control generator 1 by entering its input. At the same time, at the output of the generator 27, the pulses A are not generated, and the triggers 28 and 29 are kept in the zero state. A single signal from the inverse output of the trigger 3 is fed to the output ready0

ности предлагаемого устройства и несет информацию о готовности устройства к начальной установке и установке режима работы . Заведомо исправный контролируемый блок 6 подключаетс  своими входами к выхо- с дам регистра 19, а выходами - к входам формировател  5 сигнатур. По входам 21, 24, 25 и 26 устройства дл  контрол  цифровых блоков осуществл етс  соответственно запись начального состо ни  генератора 4 псевдослучайной последовательности иof the proposed device and carries information about the readiness of the device for the initial installation and installation of the operating mode. The deliberately monitored unit 6 is connected by its inputs to the outputs of register registers 19, and the outputs - to the inputs of the generator of 5 signatures. The inputs 21, 24, 25, and 26 of the device for controlling digital blocks respectively record the initial state of the pseudo-random sequence generator 4 and

0 значений условных веро тностей по влени  логической «1 на каждом выходе упом нутого генератора 4, нулева  установка формировател  5 сигнатур, установка сигнала логической «1, определ ющий режим неискаженной генерации, и запись (в пр мом0 values of conditional probabilities of occurrence of a logical "1 at each output of the said generator 4, zero setting of the generator of 5 signatures, setting of a signal of logical" 1, determining the undistorted generation mode, and recording (direct

5 коде) числа тактов работы предлагаемого устройства в счетчике 2. В этом режиме состо ние счетчика 14, регистра 17 и блока 15 пам ти безразлично.5) the number of cycles of operation of the proposed device in the counter 2. In this mode, the state of the counter 14, the register 17 and the memory block 15 is indifferent.

По приходу сигнала «Пуск (отрицательной пол рности - в случае использовани  перечисленных ранее компонент) триггер 3 устанавливаетс  в единичное состо ние. Единичный сигнал с пр мого выхода триггера 3 поступает через вход управл ющего генератора 1 на вход пуска генератора 27 импульсов и на входы установки нул  триггеров 28 и 29, разреша  их работу в счетном режиме. На выходе генератора 27 начинает вырабатыватьс  синхросигнал А, поступающий на синхровходы триггеров 28 и 29 и на входы элементов 30-32. Первый импульс синхросигнала А передаетс  на выход управл ющего генератора в виде снхроимпуль- са В через элемент И 30 и не передаетс  на остальные выходы генератора 1. Это обеспечиваетс  тем, что триггеры 28 и 29 переключаютс  задним фронтом положительных синхросигналов Лив исходном состо нии на их инверсных выходах установлено единичное состо ние. Единичный сигнал с инверсного выхода триггера 28 поступает на второй вход элемента И 30, на вход элемента И 32 и на управл ющий вход триггера 29.Upon the arrival of the Start (negative polarity - in the case of using the previously listed component) trigger 3 is set to one state. A single signal from the direct output of the trigger 3 is fed through the input of the control generator 1 to the start input of the pulse generator 27 and to the inputs for setting zero triggers 28 and 29, allowing them to operate in the counting mode. At the output of the generator 27, a sync signal A is generated, which is fed to the synchronous inputs of the flip-flops 28 and 29 and to the inputs of the elements 30-32. The first pulse of the clock signal A is transmitted to the output of the control generator as a sn pulse B through the element 30 and is not transmitted to the remaining outputs of the generator 1. This is ensured by the fact that the triggers 28 and 29 are switched by the falling edge of the positive clock signals Live to their inverse Outputs set to single. A single signal from the inverted output of the trigger 28 is fed to the second input of the element And 30, to the input of the element And 32 and to the control input of the trigger 29.

Нулевой сигнал с пр мого выхода триггера 28 поступает на второй управл ющий вход триггера 29, подготавлива  сихронную запись «О в него с приходом заднего фронта первого импульса синхросигнала А. Нулевой сигнал с пр мого выхода триггера 28 поступает также на второй вход щестого логического элемента И 31, запреща  передачу первого импульса синхросигнала А на другой выход генератора 1. Единичный сигнал с инверсного выхода триггера 29 поступает на вход элемента И 31, на входы п того элемента И 30 и на управл ющий вход триггера 28, разреща  его работу в счетном режиме . Нулевой сигнал с пр мого выхода триггера 29 поступает на вход элемента И 32, запреща  передачу первого импульса синхросигнала А на выход генератора 1.The zero signal from the direct output of the trigger 28 is fed to the second control input of the trigger 29, preparing a syncronization record “O” with the arrival of the trailing edge of the first clock signal A. The zero signal from the direct output of the trigger 28 also goes to the second input of the logic element I 31, prohibiting the transmission of the first pulse of the sync signal A to another output of the generator 1. A single signal from the inverted output of the trigger 29 is fed to the input of the And element 31, to the inputs of the fifth element And 30 and to the control input of the trigger 28, allowing it that in the counting mode. The zero signal from the direct output of the trigger 29 is fed to the input of the element And 32, prohibiting the transmission of the first pulse of the clock signal A to the output of the generator 1.

По заднему фронту первого импульса синхросигнала А триггер 28 переключаетс  в единичное состо ние, а триггер 29 подтверждает свое нулевое состо ние.On the falling edge of the first pulse of clock signal A, the trigger 28 is switched to the one state, and the trigger 29 confirms its zero state.

Первый синхросигнал В с выхода генератора 1 поступает через элемент И 13, на другом входе которого удерживаетс  разрещаю- щий сигнал логической «1, поступающий с входа 26 задани  режима работы устройства , через элемент ИЛИ 16 независимо от содержитиого блока 15 пам ти на синхровход регистра 19. При этом на его информационные входы поступает с выходов коммутатора 18 значение тестового вектора, установленного на выходах генератора 4 псевдослучайной последовательности, так как на адресный вход коммутатора 18 в данном режиме поступает единичный сигнал выборки группы его информационных входов с входа 26 задани  режима устройства. Происходит передача на входы контролируемого блока 6 выработанного генератором 4 псевдослучайной последовательности тестового вектора.The first sync signal B from the output of the generator 1 enters through the element 13, on the other input of which the decisive signal logical 1 is held, coming from the input 26 of the device operation mode, through the element 16, regardless of the memory 15 contained in the register 19 synchronous input In this case, its information inputs come from the outputs of the switch 18, the value of the test vector installed at the outputs of the generator 4 of the pseudo-random sequence, since the unit input to the address input of the switch 18 in this mode Igna sampling its input group information from the input device 26 specifying mode. There is a transfer to the inputs of the monitored block 6 of the pseudo-random sequence of the test vector generated by the generator 4.

Второй импульс синхросигнала А переда- етс  на выход генератора 1 в виде синхроимпульса С через логический элемент И 31. Это обеспечиваетс  новым состо нием триггеров 28 и 29, при котором единичный сигнал с пр мого выхода триггера 28 поступает на вход триггера 29, подготавлиThe second pulse of the clock signal A is transmitted to the output of the generator 1 in the form of the clock C through the logic element AND 31. This is provided by the new state of the triggers 28 and 29, in which a single signal from the direct output of the trigger 28 is fed to the input of the trigger 29, prepared

ва  запись «1 в него в следующем такте.Your entry “1 to it in the next measure.

и на вход элемента 31, на вход которого поступает также единичный сигнал инверсного выхода триггера 29, обеспечива  прохождение второго синхроимпульса с выхода гене5 ратора 27 на выход элемента И 31. Нулевой сигнал с инверсного выхода триггера 28 запрещает прохождение упом нутого второго синхроимпульса А через элементы И 30 и 32.and the input element 31, the input of which also receives a single signal of the inverse output of the trigger 29, allowing the second clock to pass from the output of the generator 27 to the output of the element 31. The zero signal from the inverted output of the trigger 28 prohibits the passage of the second clock A through the elements 30 and 32.

Синхросигнал С поступает через элементThe sync signal comes through the element

0 И 10,синхровход формировател  5 сигнатур, обеспечива  формирование сигнатур сигналов , считываемых с выходов контролируемого блока 6, выработанных им в ответ на поданное тестовое воздействие. Этот же син5 хросигнал С поступает на синхровход счетчика 2, обеспечива  вычитание единицы из его исходного содержимого0 And 10, synchronizing the driver of 5 signatures, ensuring the formation of signatures of signals read from the outputs of the monitored unit 6, developed by them in response to the submitted test effect. The same sync signal C arrives at the synchronous input of counter 2, providing the subtraction of the unit from its original content

Прохождение сигнала С через элемент И 10 в данном режиме обеспечено посто н0 ным единичным значением на его входе, приход щем с выхода элемента И-НЕ 9. Это значение получено за счет того, что единичный сигнал с входа 25 установки режима устройства поступает на вход элемента И-НЕ 9, на выходе которого устанавливаетс  еди5 ничный сигнал.The C signal passing through the AND 10 element in this mode is provided with a constant unit value at its input coming from the output of the NAND element 9. This value is obtained due to the fact that a single signal from the input 25 of the device mode setting is input to the element AND-NO 9, the output of which is set to a single signal.

Задний фронт второго импульса синхросигнала А осуществл ет установку триггера 28 в «О, что обеспечиваетс  сохранением счетного режима его работы в данномThe falling edge of the second pulse of the sync signal A sets the trigger 28 to "O, which is ensured by maintaining the counting mode of its operation in this

„ тексте, с триггера 29 - в «1, котора  переписываетс  из триггера 28. Поэтому третий импульс синхросигнала А передаетс  на выход генератора 1 в виде синхроимпульса 37 через элемент И 32 и не передаетс  на первый и второй выходы генератора 1. ЭтоIn the text, flip-flop 29 is in "1, which is rewritten from flip-flop 28. Therefore, the third clock signal A is transmitted to the output of generator 1 as a clock 37 through element 32 and is not transmitted to the first and second outputs of generator 1. This

5 обеспечиваетс  совместным новы.м состо нием триггеров 28 и 29, при котором единичные сигналы с пр мого выхода триггера 29 и инверсного выхода триггера 28 одновременно поступают соответственно на входы элемента И 32. При этом на другие входы5 is provided by the joint new state of triggers 28 and 29, in which single signals from the direct output of the trigger 29 and the inverse output of the trigger 28 simultaneously arrive at the inputs of the element 32, respectively. At the same time, the other inputs

0 элементов И 30 и 31 поступает запрещающий нулевой сигнал с инверсного выхода триггера 29. Этот же сигнал подготавливает подтверждающую запись «О триггера 28 по заднему фронту рассматриваемого синхроимпульса . При этом на входах триггера 29 подготовлены услови  дл  записи «О в него. Третий синхросигнал D с выхода генератора 1 поступает через элемент И 11 на вход установки «О счетчика 14, на синхровходы0 elements And 30 and 31 a prohibiting zero signal is received from the inverse output of the trigger 29. The same signal prepares a confirming entry “About the trigger 28 on the falling edge of the sync pulse under consideration. In this case, at the inputs of the trigger 29, the conditions for recording “O to it. The third sync signal D from the output of the generator 1 is fed through the element 11 to the input of the installation “About counter 14, to the synchronous inputs

генератора 4 псевдослучайной, последовательности и регистра 17 соответственно. Прохождение синхросигнала D обеспечено тем, что после инверсии единичного сигнала, поступающего с входа 26 задани  режима устройства на вход элемента 9 И-НЕ, на инверсном выходе этого элемента .устанавливаетс  состо ние логической «1 независимо от состо ни  на его втором входе, устан вли- ваемого с выхода блока 15 пам ти. По переднему фронту синхросигнала D происходит установка в «О счетчика 14, запись в регистр 17 предыдущего состо ни  выходов генератора 4 псевдослучайной последовательности , генерации следующего псевдослучайного состо ни  (двоичного тестового вектора), устанавливаемого на выходе генератора 4. Задний фронт синхросигнала D не  вл етс  активным дл  перечисленных блоков . Его возможное прохождение через элемент И 12 в данном режиме не измен ет нулевого состо ни  счетчика 14, так как на вход установки «О имеет более высокий приоритет , чем счетный вход счетчика 14.pseudo-random generator 4, sequence and register 17, respectively. The passage of the clock signal D is ensured by the fact that after inversion of a single signal from the device mode input 26 to the input of element 9 AND-NOT, the logical 1 state is set at the inverse output of this element, regardless of the state at its second input, - output from block 15 memory. On the leading edge of the clock signal D, the counter 14 is set, the previous state of the generator 4 outputs 4 is recorded in a pseudo-random sequence, generating the next pseudo-random state (binary test vector) set at the output of the generator 4. The trailing edge of the clock signal D is not active for the listed blocks. Its possible passage through the element 12 in this mode does not change the zero state of the counter 14, since the installation O has a higher priority than the counter input of the counter 14.

По заднему фронту третьего импульса синхросигнала А оба триггера 28 и 29 устанавливаютс  в исходное нулевое состо ние, подготавлива  передачу очередного импульса синхросигнала А снова на выход генератора 1, и работа устройства дл  контрол  цифровых блоков повтор етс  аналогично изложенному.On the trailing edge of the third clock signal A, both triggers 28 and 29 are set to the initial zero state, preparing the transmission of the next clock signal A again to the output of generator 1, and the operation of the device for monitoring digital blocks is repeated as described.

Таким образом, один такт (кроме последнего ) работы устройства дл  контрол  цифровых блоков состоит из трех последовательных тактов генератора 1.Thus, one clock cycle (except for the last) of the device for controlling digital blocks consists of three consecutive clock cycles of generator 1.

По синхроимпульсу С каждого такта работы устройства дл  контрол  цифровых блоков происходит уменьшение на «единицу содержимого счетчика 2 до тех пор, пока полученный в результате очередного вычитани  код н,е станет равным «О. При этом на выходе заема счетчика 2 вырабатываетс  импульсный сигнал заема отрицательной пол рности, который поступает на вход триггера 3, который переключаетс  в нулевое состо ние, и на синхровход компаратора 7. В последнем такте не происходит формирование синхросигнала D. Нулевой сигнал с пр мого выхода триггера 3 поступает на вход генератора 1, блокиру  дальнейшую работу генератора 27 импульсов и поддержива  нулевое состо ние триггеров 28 и 29 соответственно . Единичный сигнал с инверсного выхода триггера 3 поступает на выход готовности предлагаемого устройства, сигнализиру  об окончании процесса генерации заданного числа тестов, их передачи на контролируемый блок 6 и формировани  сигнатур его выходных сигналов.According to the sync pulse With each clock cycle of the device for controlling digital blocks, a decrease occurs in the unit content of counter 2 until the code n, e obtained as a result of the next subtraction becomes equal to “O. In this case, at the output of the counter 2, a pulse signal of negative polarity is generated, which is fed to the input of the trigger 3, which switches to the zero state, and to the synchronous input of the comparator 7. The sync signal D is not generated in the last clock cycle. Zero signal from the direct output the trigger 3 is fed to the input of the generator 1, blocking the further operation of the generator 27 pulses and maintaining the zero state of the triggers 28 and 29, respectively. A single signal from the inverse output of the trigger 3 is fed to the ready output of the proposed device, signaling the end of the process of generating a specified number of tests, transferring them to the monitored unit 6 and generating signatures of its output signals.

Единичный сигнал с син хровхода компаратора 7 поступает на синхровход регистра 26 через вход элемента И 34. Разращение прохождени  этого сигнала через элементA single signal from the synchro's input terminal of the comparator 7 is fed to the synchronous input of the register 26 through the input element I 34. The decay of the passage of this signal through the element

00

И 34, обеспечиваетс  единичным значением на втором его входе, которое поступает с входа 26 задани  режима устройства дл  контрол  цифровых блоков. При поступлении синхросигнала на синхровход регистра 36 происходит запись значени  сигнатуры, поступающего на информационные входы этого регистра с выходов формировател  5 сигнатур. При этом значение сигнатуры не записываетс  во второй регистр 37, поскольку на его синхровход не поступает разрешающий сигнал, запрещенный нулевым значением на втором (инверсном) входе элемента И 35.And 34, is provided with a single value at its second input, which comes from the input 26 of setting the device mode for monitoring digital blocks. When the clock signal arrives at the synchronous input of register 36, the value of the signature is entered at the information inputs of this register from the outputs of the signature generator 5. At the same time, the value of the signature is not recorded in the second register 37, since the synchronizing input does not receive an enabling signal, which is prohibited by a zero value at the second (inverse) input of the AND 35 element.

Значение сигнатуры, записанное в регистр 36, можно наблюдать на выходе ком- паратора 7. Полученное значение эталонной сигнатуры считываетс  с выходов компаратора 7 и запоминаетс  на внешнем носителе. Зарегистрированное значение эталонной сигнатуры потребуетс  в дальнейщем дл  сравнени  с сигнатурами контролируемого блока 6.The signature value recorded in register 36 can be observed at the output of comparator 7. The resulting value of the reference signature is read from the outputs of comparator 7 and is stored on external media. The registered value of the reference signature will be required further for comparison with the signatures of the monitored block 6.

Дл  контрол  другого экземпл ра блока 6 необходимо его подключить взамен заведомо исправного и повторить указанный процесс в первом режиме работы устройства с тем отличием, что после получени  сигнала окончани  процесса генерации заданного числа тестовых последовательностей на выходе компаратора 7 считываетс  значение полученной сигнатуры и осуществл етс  сравнение с эталонной. Контролируемый блок 6 считаетс  исправным, если все сигнатуры совпадают с эталонными. В противном случае осуществл етс  просмотр диагностических таблиц и устанавливаетс  место возникновени  неисправности.To control another instance of block 6, it is necessary to connect it instead of a known-good one and repeat this process in the first operation mode of the device with the difference that after receiving the signal of the end of the generation process of a specified number of test sequences at the output of the comparator 7, the value of the resulting signature is compared and compared to reference. Monitored block 6 is considered healthy if all signatures match reference ones. Otherwise, the diagnostic tables are scanned and the location of the fault is established.

В описанном режиме неискаженной генерации работа предлагаемого устройства по существу совпадает с работой известного устройства дл  контрол  логических блоков.In the described mode of undistorted generation, the operation of the proposed device essentially coincides with the operation of the known device for controlling logical blocks.

00

5five

00

5five

00

5five

Однако полнота, а следовательно, и достоверность контрол  при этом остаютс  неопределенными . Применение известного устройства дл  определени  достоверности контрол  требует поочередного внесени  в контролируемый блок 6 физических неисправностей из заданного списка и проверки их обнаружимости путем получени  сигнатур неисправного блока 6 и их сравнени  с сигнатурами исправного блока 6. Совпадение упом нутых сигнатур информирует о необна- ружимости внесений неисправности, т. е. низкой достоверности контрол . При этом процесс внесени  физических неисправностей чрезвычайно трудоемок, в случае изготовлени  контролируемого блока 6 из дискретных элементов, или практически невозможен, в случае интегрально изготовленноТо контро- 5 лируемого блока 6 (например, БИС микропроцессоров ). Имитац.и  работы неисправного его экземпл ра без физического внесени  неисправностей в него в известном уст0However, the completeness, and hence the reliability of the controls, remain uncertain. The use of the known device for determining the validity of the control requires sequential addition of physical faults from the specified list to the monitored block 6 and checking their detectability by obtaining the signatures of the faulty block 6 and comparing them with the signatures of the healthy block 6. The coincidence of the mentioned signatures informs about the absence of fault inserts, i.e. low confidence kontrol. At the same time, the process of making physical malfunctions is extremely time-consuming, in the case of the production of controlled block 6 of discrete elements, or practically impossible, in the case of integrally manufactured control unit 6 (for example, LSI microprocessors). The imitation and operation of a faulty instance without physically inserting faults into it in a known setting

ройстве дл  контрол  логических блоков невозможна.It is not possible to control logic blocks.

В качестве контролируемого блока выбирают интегральный микропроцессор. В качестве его входов используют входы команд, а выходов - шину адресов и данных.An integral microprocessor is chosen as a monitored block. As its inputs, command inputs are used, and outputs - the address and data bus.

Режим искаженной генерации. Неисправности дискретных объектов процессорного типа на функциональном уровне подраздел ютс  на следующие разновидности: выполнение текущей команды; выполнение двух команд вместе с требуемой; неверное выполнение текущей команды при условии, что выполнена некотора  определенна  предыдуща  команда (чувствительность к последовательности команд). Аналогично классифицируютс  функциональные неисправности декодировани  регистров контролируемого блока 6.Distorted generation mode. The faults of discrete objects of the processor type at the functional level are divided into the following types: execution of the current command; executing two commands along with the required one; incorrect execution of the current command, provided that some definite previous command has been executed (command sequence sensitivity). Functional failures of register decoding of the monitored block 6 are classified similarly.

Во втором режиме работы устройство дл  контрол  цифровых блоков позвол ет осуществить получение сигнатур соответствующих неисправному состо нию контролируемого блока 6. Причем поведение контролируемого блока 6 на заданном множестве неисправностей указанного типа, которые имитируютс  при помощи заведомо исправного экземпл ра блока 6 (дл  которого в первом режиме работы получены эталонные сигнатуры), на входы которого подаютс  двсжчные векторы, специальным образом искаженные по отношению к тестирующим векторам. Искажение (имитаци  неисправностей) осуществл етс  вторым счетчиком 14 и блоком 15 пам ти.In the second mode of operation, the device for monitoring digital blocks allows obtaining signatures corresponding to the faulty state of the monitored block 6. Moreover, the behavior of the monitored block 6 on a given set of faults of the specified type, which are simulated using a known good instance of block 6 (for which in the first mode works obtained reference signatures), to the inputs of which two coupled vectors are fed, which are specially distorted with respect to the testing vectors. The distortion (imitation of faults) is carried out by the second counter 14 and the memory unit 15.

В исходном состо нии триггер 3 запрещает работу генератора 1, удержива  на его входе нулевой сигнал, и сообщает о готовности устройства дл  контрол  цифровых блоков дл  подготовки к работе единичным сигналом на инверсном выходе.In the initial state, the trigger 3 prohibits the operation of the generator 1, holding a zero signal at its input, and informs that the device is ready to control the digital blocks to prepare for operation with a single signal at the inverse output.

В исходном состо нии в блоке 15 пам ти осуществл етс  запись кодов, определ ющих вид и последовательность искаженных входных векторов, которые передаютс  на вход контролируемого блока 6. Запись в блок 15 пам ти осуществл етс  по цеп м записи, соединенные с входом 23 устройства дл  контрол  цифровых блоков. Дл  адресации  чеек блока 15 пам ти счетчик 14, генератор 4 псевдослучайной последовательности и регистр 17 работают в режиме параллельной записи кода адреса, поступающего с входов 20-22 соответственно предлагаемого устройства по соответствующим информационным цеп м. При этом код, поступающий на группу адресных входов блока 15 пам ти со счетчика 14, интерпретиру- етс  как предыдуща  команда дл  контролируемого (микропроцессорного) блока 6, код, поступающий на группу адресных входов блока 15 пам ти с генератора псевдослучайной последовательности - как текуща  команда, а код, поступающий на группу адресных входов блока 15 пам ти с выхо5In the initial state, in the memory block 15, the codes defining the type and sequence of distorted input vectors are written, which are transmitted to the input of the monitored block 6. The writing to the memory block 15 is carried out via recording circuits connected to the input 23 of the device control of digital blocks. For addressing the cells of the memory block 15, the counter 14, the pseudo-random sequence generator 4 and the register 17 operate in the parallel recording mode of the address code received from inputs 20-22, respectively, of the device according to the corresponding information circuits. At the same time, the code arriving at the group of address inputs of the block 15 memory from counter 14, is interpreted as a previous command for a controlled (microprocessor) unit 6, a code arriving at a group of address inputs of memory 15 from a pseudo-random sequence generator flaxiness - as the current command, and the code that arrives at the group of address inputs of memory block 15 from output 5

5five

да регистра 17 - как текущий адрес последовательности команд, которой ставитс  в соответствие пара предыдуща  - текуща  команда.Yes, register 17 is the current address of the command sequence, which is matched by the previous pair, the current command.

В каждую  чейку блока 15 пам ти записываютс  код команды (двоичный код входного воздействи ) и два управл ющих разр да . Один из этих разр дов, соответствующий первому выходу блока 15 пам ти, принимает нулевое значение тогда, когда нроб- 10 ходимо имитировать неисправности типа «Невыполнение команды и единичное - в противном случае. Второй из упом нутых разр дов, соответствующий второму выходу блока 15 пам ти, принимает нулевое значение в  чейке записи последней (возможно единственной) команды упом нутой последовательности (цепи) команд соответствующей паре предыдуща  - текуща  команда . Один из этих разр дов закрывает элемент И 12, блокиру  работу счетчика 14. 0 Нулевое значение другого разр да блок 15 пам ти через элемент ИЛИ 16 закрывает элемент И 13, блокируетс  регистр 19, а элемент задержки не формирует импульса синхронизации дл  блока 6. В  чейках записи остальных команд (если они существуют ) этой цепи упом нутый разр д принимает единичное значение.A command code (binary code of the input action) and two control bits are recorded in each cell of the memory block 15. One of these bits, corresponding to the first output of memory block 15, assumes a zero value when the simulator 10 simulates faults of the type “Failure of a command and a single one otherwise. The second of the mentioned bits, corresponding to the second output of memory block 15, takes a zero value in the record cell of the last (possibly only) command of the said sequence (chain) of commands corresponding to the previous pair — the current command. One of these bits closes the AND 12 element, blocking the operation of the counter 14. 0 The zero value of another bit of the memory block 15 through the OR element 16 closes the AND 13 element, the register 19 is blocked, and the delay element does not generate a synchronization pulse for the block 6. In the cells of the record of the remaining commands (if they exist) of this chain, the said bit takes on a single value.

Структура записей в  чейках блока 15 пам ти соответствующих различным неисправност м контролируемого блока 6.The structure of the entries in the cells of the memory block 15 corresponding to various malfunctions of the monitored block 6.

Безусловное невыполнение некоторой команды . При фиксированном нулевом значении на группе-адресных входов блока 15 пам ти, поступающем с выхода регистра 17 (цепь единичной длины), фиксированном значении на группе адресных входов это1 о блока, поступающем с генератора псевдослучайной последовательности, равном коду невыполн емой команды, и по всем возможным значени м кодов на группе адресных входов блока 15 пам ти, поступающих с счетчика 14, осуществл етс  зап ись кода невыполн емой команды, сопровождаемой нулевым значением обоих разр дов, блокирующих регистр 19 и счетчик 14. Подобна  структура обеспечивает во втором режиме работы безусловное блокирование пОлЧачи кода текущей команды на вход заведомо исправного контролируемого блока 6 независимо от кода предыдущей команды.Unconditional failure of some command. For a fixed zero value on the group of addressable inputs of memory block 15, coming from the output of register 17 (a circuit of unit length), a fixed value on the group of address inputs is 1 of the block, coming from a pseudo-random sequence generator, equal to the code of the command not executed, and for all possible values of codes on the group of address inputs of the memory block 15, coming from counter 14, are recorded by the code of the command not being executed, followed by the zero value of both bits blocking the register 19 and counter 14. Similar structure provides the second mode of operation, unconditionally blocking code pOlChachi current command input controlled by a known-good unit 6 independently of the code the previous command.

Условное невыполнение некоторой команды . При фиксированном нулевом значении на группе адресных входов блока 15 пам ти , поступающем с выхода регистра 17 (цепь единичной длины), фиксированном значении на группе адресных входов блока, поступающем с генератора 4 псевдослучайной последовательности, равном коду текущей невыполн емой команды, и по всем зна- 5 чени м кодов на группе адресных входов блока 15 пам ти, поступающих с выхода счетчика 14, соответствующим предыдущим командам (после выполнени  которых неConditional default of some command. For a fixed zero value on the group of address inputs of memory block 15, coming from the output of register 17 (unit length circuit), a fixed value on the group of address inputs of the block, coming from generator 4 of a pseudo-random sequence equal to the code of the current unfulfilled command, and all - 5 codes on the group of address inputs of the memory block 15, coming from the output of the counter 14, corresponding to the previous commands (after which no

00

5five

00

5five

00

должна выполн тьс  текуща  команда), записываетс  код текущей невыполн емой команды, сопровождаемый нулевым значением обоих разр дов, блокирующих регистр 19 и счетчик 14 цепи. По оставшимс  зна|Чени м кодов на группе адресных входов блока 15 пам ти, поступающих со счетчика 15, записываетс  код текущей команды , сопровождаемый единичным значением разр да блокировки регистра 19. Подобна  структура обеспечивает блокирова- ние подачи кода текущей команды на вход заведомо исправного контролируемого блока 6 только при условии, что ей предшествует одна из команд, вызывающа  невыполнение (эффект взаимного вли ни ). В противном случае текуща  команда выполн етс .the current command must be executed), the code of the current command not being executed is written, followed by the zero value of both bits blocking the register 19 and the counter 14 of the circuit. Remaining | Codes on the group of address inputs of the memory block 15, coming from counter 15, record the code of the current command, followed by a single value of the register lock bit 19. Such a structure ensures that the code of the current command to the input of a known good monitored is blocked block 6 only under the condition that it is preceded by one of the commands, causing non-fulfillment (mutual influence effect). Otherwise, the current command is executed.

Безусловное выполнение некоторой команды взамен требуемой текущей. При фиксированном нулевом значении на группе адресных входов блока 15 пам ти, поступающем с выхода регистра 17 (цепь единич- ной длины), фиксированном значении на группе адресных входов этого блока, поступающем с выхода генератора 4 псевдослучайной последовательности, равном коду текущей команды, и по всем возможным значением кодов на групне адресных входов блока 15 пам ти, поступающих со счетчика 14, записываетс  код команды, подлежащей выполнению взамен текущей, сопровождаемой единичным значением разр да, поступающего на элемент ИЛИ 16, и нулевым значением разр да, поступающего на элемент И 12. Подобна  структура обеспечивает безусловную замену кода текущей команды на другую команду (эффект пере- путывани  команд). Дл  контролируемых блоков 6 непроцессорного типа упом нута  структура имитирует одиночные и краткие константные неисправности на их входах. Условное выполнение некоторой команды взамен требуемой текущей. При фиксированном нулевом значении на группе адресных входов блок а 15 пам ти, поступающем с выхода регистра 17 (цепь единичной длины ), фиксированном значении на группе адресных входов этого блока, поступающем с генератора 4 псевдослучайной последовательности , равной коду текущей команды, и по всем значени м кодов на группе адресных входов блока 15 пам ти, поступающих со счетчика 14, соответствующих предыдущим командам, после выполнени  которых происходит выполнение другой команды взамен текущей, записываетс  код команды, подлежащей выполнению взамен текущей, сопровождаемой единичным значением индикатора выполнени  и нулевым значением индикатора цепи. По оставшимс  значени м кодов на группе адресных входов блока 15 пам ти, поступающих со счетчика 14, запи- сываетс  код текущей команды, сопровождаемый единичным значением разр да, поступающего на вход элемента ИЛИ 16, и нуUnconditional execution of some command instead of the required current one. For a fixed zero value on the group of address inputs of memory block 15, coming from the output of register 17 (circuit of a single length), a fixed value on the group of address inputs of this block, coming from the output of generator 4 of a pseudo-random sequence equal to the code of the current command, and all possible codes on the group of address inputs of memory block 15, coming from counter 14, record the command code to be executed instead of the current one, followed by a single bit value received on the element OR 16 , and the zero value of the bit arriving at the AND 12 element. Such a structure provides an unconditional replacement of the code of the current command with another command (effect of command entanglement). For controlled nonprocessor type 6 blocks, the said structure imitates single and short constant faults at their inputs. Conditional execution of some command instead of the required current one. For a fixed zero value on the group of address inputs of memory block 15, coming from the output of register 17 (a unit length circuit), a fixed value on the group of address inputs of this block, coming from generator 4 of a pseudo-random sequence equal to the code of the current command, and all m codes on the group of address inputs of the memory block 15, coming from counter 14, corresponding to the previous commands, after executing of which another command is executed instead of the current one, the command code of the command to be written is recorded instead of the current one, followed by a single value of the progress bar and a zero value of the circuit indicator. The remaining values of the codes on the group of address inputs of the memory block 15, coming from counter 14, are used to write the code of the current command, followed by a single value of the bit, which comes to the input of the element OR 16, and

5five

0 0

0 0 5 0 0 5

00

5five

5five

00

левым значением разр да, поступающим на вход элемента И 12. Подобна  структура обеспечивает замену кода текущей команды на другую команду только при условии, что ей предществует одна из команд, вызывающа  эффект замены команды (взаимное выполнение команд). В противном случае выполн етс  текуща  команда.the left value of the bit arriving at the input of the element AND 12. A similar structure provides for replacing the code of the current command with another command only under the condition that one of the commands precedes it, causing the effect of changing the command (mutual execution of commands). Otherwise, the current command is executed.

Безу.словное выполнение нескольких команд вместе с текущей либо вместо текущей . При фиксированном значении на группе адресных входов блока 15 пам ти, поступающем с выхода генератора 4 псевдослучайной последовательности, равном коду текущей команды, и по всем возможным значени м кодов предыдущей команды на группе адресных входов, поступающих со счетчика 14, записываетс  последовательность кодов команд (цепь), начина  с нулевого значени  на группе адресных входов блока 15 пам ти, поступающих с регистра 17, и далее последовательным приращением по единице после каждой записи. Длина цепи не должна превыщать максимального числа, представимого при помощи группы адресных входов блока 15 пам ти, поступающего с выхода регистра 17. Коды сопровождаютс  единичным значением разр да , поступающего на вход элемента ИЛИ 16, за исключением последнего кода цепи, единичным значением разр да, поступающего на элемент И 12. Последний код цепи сопровождаетс  нулевым значением разр да, поступающего на элемент И 12. Упом нута  цепь команд может содержать либо не содержать код текущей команды. Подобна  структура обеспечивает независимую от значени  кода предыдущей команды замену кода текущей команды на последовательность команд, способную перевести исправный контролируемый блок 6 в такое логическое состо ние, которое соответствует сложной функциональной неисправности (т. е. совпадает с состо нием неисправного контролируемого блока 6 при подаче на его вход текущей команды).Unconditional execution of several commands together with the current one or instead of the current one. For a fixed value on the group of address inputs of the memory block 15, coming from the generator 4 output of the pseudo-random sequence equal to the code of the current command, and all possible code values of the previous command on the group of address inputs coming from counter 14, a sequence of command codes (circuit ), starting from zero on the group of address inputs of memory block 15, arriving from register 17, and then incrementing one after each entry. The chain length should not exceed the maximum number represented by the group of address inputs of memory block 15, coming from register 17 output. Codes are accompanied by a single value of the bit, the input element OR 16, with the exception of the last code of the chain, a single value of bit, arriving at the element And 12. The last circuit code is accompanied by a zero value of the bit arriving at the element And 12. The said command chain may or may not contain the code of the current command. Such a structure provides, independently of the code value of the previous command, the replacement of the code of the current command with a sequence of commands capable of transferring the operational monitored block 6 to a logical state that corresponds to a complex functional fault (i.e., it coincides with the state of the failed monitored block 6 when applied to his input to the current command).

Условное выполнение нескольких команд вместо текущей либо вместе с текущей. При фиксированном значении на группе адресных входов блока 15 пам ти, поступающем с выхода генератора 4 псевдослучайной последовательности, равном коду текущей команды, и по всем значени м кодов на группе адресных входов блока 15 пам ти , поступающих с выхода счетчика 14, соответствующих предыдущим командам, после выполнени  которых происходит выполнение нескольких команд вместо либо вместе с текущей, записываетс  цепь команд, начина  с нулевого значени  на группе адресных входов блока 15 пам ти, поступающего с выхода регистра 17, и далее последовательным приращением по единице после каждой записи. Разным предыдущим командам могут соответствовать разные цепи. Цепь может содержать код текущей команды . Коды цепи сопровождаютс  единичным значением разр да, поступающего на вход элемента ИЛИ 16 и, за исключением последнего , единичным значением разр да, поступаю- щего на вход элемента И 12. Последний код цепи метитс  нулевым значением разр да , поступающего на вход элемента И 12. По оставшимс  значени м кодов на группе адресных входов блока 15 пам ти, поступаю- щих с выходов счетчика 14, записываетс  код текущей команды, сопровождаемый единичным значением разр да, поступающего на вход элемента ИЛИ 16, и нулевым знаВ описываемом втором режиме работы предлагаемого устройства тестовые векторы, вырабатываемые генератором 4 псевдослучайной последовательности, на входы контролируемого блока 6 непосредственно не поступают, а используютс  как составна Conditional execution of several commands instead of the current one or with the current one. For a fixed value on the group of address inputs of the memory block 15, coming from the generator 4 output of a pseudo-random sequence equal to the code of the current command, and for all code values on the group of address inputs of the memory block 15, coming from the output of the counter 14 corresponding to the previous commands, after the execution of which several commands are executed instead of either together with the current one, a chain of commands is recorded, starting with a zero value on the group of address inputs of the memory block 15, coming from the output of register 17, and further by incrementing one after each entry. Different previous teams may correspond to different circuits. The chain may contain the code of the current command. Circuit codes are followed by a single bit value, the input element OR 16, and, with the exception of the last, a single bit value, the input element And 12. The last circuit code is marked by a zero value of the input element And 12. Based on the remaining code values in the group of address inputs of memory block 15 received from the outputs of counter 14, the code of the current command is recorded, followed by a single value of the bit, the input element OR 16, and zero sign in the second mode described. you proposed device test vectors generated by a pseudo-random sequence generator 4, 6 is not directly applied to inputs of the controlled unit and used as a compound

чением разр да, поступающего на входThe value of the discharge input

элемента И 12. Подобна  структура обеспе- 5 часть адреса  чеек блока 15 пам ти, содерчивает замену кода текущей команды на пос-жимое которых передаетс  через коммуледовательность команд только при условии,татор 18 и второй регистр 19 на входы кончто ей предшествует одна из команд, вызы-тролируемого блока 6.element 12. Similar to the structure of the provided 5 part of the address of the cells of memory block 15, replacing the code of the current command with a switch which is transmitted through a combination of commands only under the condition that the tator 18 and the second register 19 are preceded by one of the commands Challenge Controlled Block 6.

вающа  эффект замены команды цепьюСовместное состо ние выходов счетчи (сложное взаимное вли ние команд). В про-20 Регистра 17 и генератора 4 псевдотивном случае выполн етс  текуща  ко-случайной последовательности полностьюThe cumulative effect of replacing a command with a chain is the joint state of the counter outputs (the complex mutual influence of commands). In the pro-20 Register 17 and generator 4 pseudo case, the current co-random sequence is completely

манда.определ ет адрес считываемой  чейки блоНормальное выполнение текущей коман-ка 15 пам ти, на выходах которого, в завиды . При фиксированном нулевом значениисимости от типа имитируемой неисправности,Manda.determines the address of the readable block cell. The normal execution of the current memory command is 15, the outputs of which are envy. With a fixed zero value depending on the type of simulated fault,

на группе адресных входов блока 15 пам ти,по вл ютс  коды команд, замен ющие тепоступающем с выхода регистра 17, фиксиро-25 кущую, сопровождаемые соответствующимиOn the group of address inputs of the memory block 15, command codes appear, replacing those that go from the output of the register 17, are fixed to 25, followed by the corresponding

разр дами блокировки. Возможны следующие ситуации, соответствующие описанным структурам.lock bits. The following situations are possible, corresponding to the structures described.

ванном значении на группе адресных входов этого блока, поступающем с выхода генератора 4 псевдослучайной последовательности , равном коду текущей команды, и по всем возможным значени м кодов наthe value of the group of address inputs of this block, coming from the output of the generator 4 of a pseudo-random sequence, equal to the code of the current command, and for all possible code values per

разр дами блокировки. Возможны следующие ситуации, соответствующие описанным структурам.lock bits. The following situations are possible, corresponding to the structures described.

Безусловное либо условное невыполнение текущей команды. Код пам ти, считыгруппе адресных входов блока 15 пам ти, ваемый с группы информационных выходовUnconditional or conditional failure of the current command. Memory code, counting group of address inputs of memory block 15, swapped from the group of information outputs

блока 15 пам ти, поступает на информационные входы регистра 19 через вторую группу информационных входов коммутатора 18, на адресный вход которого посту„ .„„.„......,.. ,..„., ..v,.j.„ ..„ нает нулевой сигцал выборки первой группыmemory 15, enters the information inputs of the register 19 through the second group of information inputs of the switch 18, to the address input of which the post „.„ „.„ ......, .., .. „., ..v ,. j. „..„ scans the zero sampling of the first group

вход элемента И 12. Подобна  структура информационных входов с входа 26 задани  используетс  дл  оставшихс  команд, ими- режима предлагаемого устройства. При этомinput element And 12. A similar structure of the information inputs from the input 26 of the task is used for the remaining commands, the mode of the proposed device. Wherein

поступающих с выходов счетчика 14, записываетс  код текущей команды, сопровождаемый единичным значением разр да, поступающего на вход элемента ИЛИ 16, и нулевым значением разр да, поступающего наarriving from the outputs of counter 14, writes the code of the current command, followed by the unit value of the bit, the input element OR 16, and the zero value of the bit arriving at

тировать неисправное поведение на которых не требуетс . Она обеспечивает безусловное (независимое от предыдущей команды) выполнение текуьцей команды.To test faulty behavior which is not required. It provides unconditional (independent of the previous command) execution of the current command.

Заведомо исправный контролируемый блок 6 остаетс  подключенным к устройству дл  отладки тестов. После подготовки блока 15 пам ти и установки его в режим чтени  на входе 25 задани  режима предлагаенулевои сигнал первого разр да поступает с первого выхода блока 15 пам ти через вход элемента ИЛИ 16 на вход элемен- 40 та И 13. На входе элемента ИЛИ 16 при этом установлен нулевой сигнал, поступающий с входа 26 задани  режима устройства дл  контрол  цифровых блоков. Нулевой сигнал с второго разр да поступает с второго выхода блока 15 пам ти на вход элемента И 12The well-known monitored unit 6 remains connected to the device for debugging tests. After preparing the memory block 15 and setting it into the read mode at the input 25 of the mode setting, the first-digit zero signal is supplied from the first output of the memory block 15 through the input of the element OR 16 to the input of the element 40 and 13. At the input of the element OR 16 at This sets the zero signal from the input 26 of the mode setting of the device for monitoring digital blocks. The zero signal from the second bit is fed from the second output of the memory block 15 to the input element I 12.

мого устройства устанавливаетс  нулевой и на вход элемента И-НЕ 9,на входе которогоmy device is set to zero and to the input element AND-HE 9, at the input of which

сигнал, задающий режим искаженной генерации .signal that sets the distorted generation mode.

По входу 20 устройства осуществл етс  запись того же- самого начального состо устанавливаетс  единичное состо ние.At the device input 20, the recording of the same initial state is made as a single state.

В этих услови х первый синхросигнал В, поступа  с первого выхода генератора 1 на ни  генератора 4 псевдослучайной последо- вход элемента И 13, не передаетс  на его вы- вательности, что и в первом режиме с теми ход и во второй регистр 19 не осуществл - же значени ми веро тностей по влени  логической «1 на каждом выходе генератора 4. Одновременно по входам 20, 24, 22 и 26 осуществл етс  запись кода некоторой командыUnder these conditions, the first clock signal B, arriving from the first output of generator 1 on neither generator 4 of the pseudo-random sequence of the input element I 13, is not transmitted to its expressions, as in the first mode with those the move and to the second register 19 did not the same values of the probability of occurrence of a logical "1 at each output of the generator 4. At the same time, at the inputs 20, 24, 22 and 26, the code of some command is recorded

в регистр 17, нулева  установка формиро- 55 ни  текущей команды. Второй синхросиг- вател  5 сигнатур, второго счетчика 14 и за-нал С поступает через вход элемента И 10,in register 17, the zero setting of the forming of the current command. The second sync signal of 5 signatures, the second counter 14 and C-input comes through the input of the element And 10,

пись того же числа тактов работы устройства в первый счетчик 2, что и в первом реетс  запись текущей команды, котора  не поступает на вход контролируемого блока 6. Последний сохран ет свое состо ние неизменным , осуществл   имитацию невыполнена синхровходы формирователей 5 сигнатур, обеспечива  формирование сигнатур выходжиме . Код в регистре 17 имеет смысл команды , предшествующей первой команде.Writing the same number of device operation cycles to the first counter 2, as in the first, the current command is recorded that does not arrive at the input of the supervised unit 6. The last one maintains its state unchanged by simulating the synchronous inputs of the 5 signature generators unimplemented, ensuring the formation of signatures . The code in register 17 is the meaning of the command preceding the first command.

По приходу сигнала «Пуск триггер 3 переключаетс  в единичное состо ние. В каждом такте работы устройства дл  отладки тестов на первом, втором и третьем выходах генератора 1 последовательно вырабатываютс  синхросигналы А, В и С соответственно. Работа генератора 1 во втором режиме аналогична работе в первом режиме.Upon the arrival of the signal, the Start trigger 3 switches to the one state. In each operation cycle of the device for debugging tests on the first, second, and third outputs of generator 1, the A, B, and C sync signals are sequentially generated, respectively. The operation of generator 1 in the second mode is similar to the work in the first mode.

В описываемом втором режиме работы предлагаемого устройства тестовые векторы, вырабатываемые генератором 4 псевдослучайной последовательности, на входы контролируемого блока 6 непосредственно не поступают, а используютс  как составна In the described second mode of operation of the proposed device, test vectors produced by the pseudo-random sequence generator 4 are not directly fed to the inputs of the monitored block 6, but are used as a composite

часть адреса  чеек блока 15 пам ти, содеркущую , сопровождаемые соответствующимиthe part of the address of the memory block 15 of the memory containing the corresponding

разр дами блокировки. Возможны следующие ситуации, соответствующие описанным структурам.lock bits. The following situations are possible, corresponding to the structures described.

Безусловное либо условное невыполнение текущей команды. Код пам ти, считываемый с группы информационных выходовUnconditional or conditional failure of the current command. Memory code read from the group of information outputs

нулевои сигнал первого разр да поступает с первого выхода блока 15 пам ти через вход элемента ИЛИ 16 на вход элемен- та И 13. На входе элемента ИЛИ 16 при этом установлен нулевой сигнал, поступающий с входа 26 задани  режима устройства дл  контрол  цифровых блоков. Нулевой сигнал с второго разр да поступает с второго выхода блока 15 пам ти на вход элемента И 12the zero signal of the first bit is fed from the first output of the memory block 15 through the input of the OR 16 element to the input of the AND 13 element. At the input of the OR 16 element, a zero signal is installed coming from the device mode input 26 for monitoring digital blocks. The zero signal from the second bit is fed from the second output of the memory block 15 to the input element I 12.

и на вход элемента И-НЕ 9,на входе которогоand to the input element AND-NOT 9, at the input of which

устанавливаетс  единичное состо ние.a single state is established.

В этих услови х первый синхросигнал В, поступа  с первого выхода генератора 1 на вход элемента И 13, не передаетс  на его вы- ход и во второй регистр 19 не осуществл - Under these conditions, the first clock signal B, coming from the first output of the generator 1 to the input of the element And 13, is not transmitted to its output and in the second register 19 has not performed

ни  текущей команды. Второй синхросиг- нал С поступает через вход элемента И 10,nor the current team. The second clock signal C is fed through the input element I 10,

етс  запись текущей команды, котора  не поступает на вход контролируемого блока 6. Последний сохран ет свое состо ние неизменным , осуществл   имитацию невыполнена синхровходы формирователей 5 сигнатур, обеспечива  формирование сигнатур выходThe recording of the current command that does not arrive at the input of the monitored unit 6. The latter maintains its state unchanged, carried out a simulation of the failure of the synchronization inputs of the 5 signature generators, ensuring the formation of signatures output

ных сигналов, поступающих с выходов контролируемого блока 6. На входе элемента 10 присутствует разрешающий сигнал логической «1. Синхросигнал С поступает на вычитающий синхровход счетчика 2, уменьща  его соде ржимое на «1. Третий синхросиг- нал поступает через вход элемента И 11 на вход установки «О счетчика 14 и на синхровходы генератора 4 псевдослучайной последовательности и регистра 17, и не поступает на синхровход счетчика 14. Перед- НИИ фронт упом нутого синхросигнала D подтверждает нулевое состо ние счетчика 14, записывает код предыдущей команды с выходов генератора 4 псевдослучайной последовательности в регистр 17 и формирует код следующей команды на выходе генератора 4, котора  становитс  текущей, что обеспечивает считывание из блока 15 пам ти очередной  чейки, адрес которой определ етс  совместным состо нием всех трех групп адресных входов этого блока 15.signals coming from the outputs of the monitored unit 6. At the input of element 10 there is an enable signal of the logical “1. The clock signal C is fed to the subtracting clock input of counter 2, reducing its content by “1. The third sync signal enters through the input element I 11 to the installation input “About counter 14 and to the synchronous inputs of the 4 pseudo-random sequence generator and register 17, and does not arrive at the synchronous input of the counter 14. The front of the mentioned sync signal D confirms the zero state of the counter 14 writes the code of the previous command from the generator 4 outputs of the pseudo-random sequence to the register 17 and generates the code of the next command on the generator 4 output, which becomes the current one, which provides reading from the next memory block 15 Cells whose address is determined by the joint state of all three groups of address inputs of this block 15.

Безусловное либо условное выполнение некоторой команды взамен текущей. Код команды, замен ющий текущую, установленную на выходе генератора 4 псевдослучайной последовательности, поступает с группы выходов блока 15 пам ти через коммутатор 18 на информационные входы регистра 19. При этом единичный сигнал первого разр да, поступа  с первого выхода блока 15 пам ти через элемент ИЛИ 16 на вход элемента И 13, разрешает прохождение первого синхросигнала В с первого выхода генератора 1 на синхровход регистра 19, обеспечива  запись .в него и передачу на входы контролируемого блока 6 замен ющей команды . Контролируемый блок 6 выполн ет команду , отличную от текущей, переход  в состо ние , соответствующее неисправному контролируемому блоку 6. Второй синхросигнал С поступает через вход элемента И 10 на синхровходы формирователей 5 сигнатур, обеспечива  формирование сигнатур выходных сигналов контролируемого блока 6. Это обеспечиваетс  сочетанием нулевых сигна- налов, поступающих с входа 26 задани  режима устройства дл  контрол  цифровых блоков и второго разр да блока 15 пам ти. При этом осуществл етс  вычитание единицы из содержимого счётчика 2. Третий синхросигнал D подтверждает нулевое состо ние счетчика 14, переписывает код предыдущей команды в регистр 17 и формирует код следующей команды на выходе генератора 4 псевдослучайной последовательности , котора  становитс  текущей. Новое состо ние на выходах генератора 4, регистра 17 и счетчика 14 .обеспечивает считывание очередной  чейки из блока 15 пам ти и соответствующей текущей команде, поступа- ющей при условии, что на предыдущем такте выполн етс  предыдуща  команда, хранима  в регистре 17. Аналогично выполUnconditional or conditional execution of a command instead of the current one. The command code replacing the current one set at the generator 4 output of the pseudo-random sequence is supplied from the group of outputs of memory 15 through the switch 18 to the information inputs of register 19. At the same time, the single signal of the first bit arrives from the first output of memory 15 through the element OR 16 to the input element AND 13, allows the passage of the first clock signal B from the first output of the generator 1 to the synchronous input of the register 19, ensuring the recording of the replacement command to the inputs of the monitored block 6. The monitored block 6 executes a command different from the current one to go to the state corresponding to the faulty monitored block 6. The second sync signal C is fed through the input of element 10 on the sync inputs of the drivers 5 of the signatures, ensuring the formation of signatures of the output signals of the monitored block 6. This is provided by a combination of zero signals coming from the input 26 of setting the mode of the device for monitoring digital blocks and the second bit of the memory block 15. In this case, the unit is subtracted from the contents of counter 2. The third synchronization signal D confirms the zero state of counter 14, rewrites the code of the previous command into register 17 and generates the code of the next command at the output of generator 4 of the pseudo-random sequence, which becomes the current one. The new state at the outputs of the generator 4, register 17 and counter 14. Provides the reading of the next cell from memory block 15 and corresponding to the current command received, provided that the previous command is executed at the previous clock, stored in register 17. Similarly,

5five

5five

0 00 0

5 five

00

5five

00

5five

00

н ютс  незамен емые (нормально выполн емые ) текущие команды.There are irreplaceable (normally executable) current commands.

Безусловное либо условное выполнение нескольких команд вместо текущей либо вместе с текущей. Код первой команды, принадлежащий последовательности (цепи) команд , замен ющей текущую команду, поступает с группы выходов блока 15 пам ти на информационные входы регистра 19 через коммутатор 18. При этом единичный сигнал первого разр да, поступа  с первого выхода блока 15 пам ти через логический элемент ИЛИ 16 на первый вход четвертого логического элемента И 13, разрещаетс  прохождение первого синхросигнала В с первого выхода генератора 1 на синхровход регистра 19, обеспечива  запись в него и передачу на входы контролируемого блока 6 замещающей команды. Единичный сигнал второго разр да блокировки, проход  через логический элемент И-НЕ 9, инвертируетс  и посту- пает в виде запрещающего нулевого сигнала на входы элемента 10 и 11 соответственно. Упом нутый единичный сигнал второго разр да блокировки поступает в виде разрешающего сигнала на вход элемента И 12. Поэтому второй синхросигнал С с второго выхода генератора 1 не поступает через элемент И синхровход формирователей 5 сигнатур и вычитающий вход счетчика 2. Третий сигнал D с третьего выхода генератора 1 не поступает через элемент И 11 на вход установки «О счетчика 14 и на синхровходы генератора 4 псевдослучайной последовательности и регистра 17, сохран   неизменной пару предыдуща -текуща  ко.манда.Unconditional or conditional execution of several commands instead of the current one or with the current one. The first command code belonging to the sequence (chain) of commands replacing the current command comes from the group of outputs of memory block 15 to the information inputs of register 19 through switch 18. At the same time, the single signal of the first bit arrives from the first output of memory block 15 via the logical element OR 16 to the first input of the fourth logical element And 13, allows the passage of the first clock signal B from the first output of the generator 1 to the synchronous input of the register 19, ensuring that it is written to and transmitted to the inputs of the controlled replacement unit 6 conductive teams. The single signal of the second lock bit, the passage through the NAND gate 9, is inverted and comes in the form of a inhibitory zero signal to the inputs of the element 10 and 11, respectively. Said unit signal of the second discharge blocking is supplied as an enable signal to input element I 12. Therefore, the second clock signal C from the second output of generator 1 does not flow through the element And the synchronous input of the drivers 5 of signatures and the subtracting input of counter 2. Third signal D from the third generator output 1 does not come through the element 11 to the input of the installation “About the counter 14 and to the synchronous inputs of the generator 4 of the pseudo-random sequence and the register 17, keeping unchanged the pair of the previous one — the command team.

Третий синхросигнал С поступает через элемент И 12 на синхровход счетчика 14, увеличива  его содержимое на единицу и вызыва  адресацию следующей  чейки блока 15 пам ти, принадлежащей этой же цепи. Если второй разр д блокировки этой  чейки единичен, то снова происходит только подача новой команды цепи на входы контролируемого блока 6 без формировани  сигнатуры и подсчета числа тестов, а также осу- ш,ествл етс  приращение содержимого счетчика 14 и. чтение новой команды цепи. Процесс продолжаетс  до тех пор, пока из блока 15 пам ти в результате очередного приращени  содержимого счетчика 14 не считан код команды, сопровождае.мый нулевым значением второго зар да блокировки (конец цепи). В этом случае первый синхросигнал В также передает команду на вход контролируемого блока 6, но теперь второй синхросигнал С уже поступает через элемент И 10 на синхровходы формирователей 5 сигнатур, обеспечива  формирование сигнатур заключительной реакции контролируемого блока 6 на поданную цепь команд, а также обеспечива  подсчет счетчиком 2 всей цепи как одной команды.The third sync signal C enters through the AND 12 element on the synchronous input of the counter 14, increasing its contents by one and causes the next cell of the memory block 15 belonging to the same circuit to be addressed. If the second bit of blocking of this cell is one, then again only the supply of a new circuit command to the inputs of the monitored unit 6 occurs without generating the signature and counting the number of tests, as well as the gain of the counter 14 and the increment. reading a new chain command. The process continues until a command code has been read from memory 15 as a result of the next increment of the contents of counter 14, followed by a zero value of the second blocking charge (end of circuit). In this case, the first sync signal B also transmits a command to the input of the monitored block 6, but now the second sync signal C is already supplied through the AND 10 element to the sync inputs of the 5 signature generators, ensuring the formation of signatures of the final reaction of the monitored block 6 to the supplied command chain 2 whole chain as one team.

Третий синхросигнал D не поступает через заблокированный элемент И 12 на синхровход счетчика 14, а поступает через эле- - мент И 11 на вход установки «О упом нутого счетчика 14 и на синхровходы генератора 4 псевдослучайной последовательности и регистра 17 соответственно. При этом происходит установка «О счетчика 14, запись кода предыдущей команды с выходов генератора 4 псевдослучайной последовательности в регистр 17 и формирование кода новой текущей команды на выходе этого генератора 4, считывание новой  чейки из блока 15 пам ти.The third sync signal D is not received through the locked element 12 at the synchronization input of counter 14, but enters through the element 11 at the input of the installation of said counter 14 and at the synchronization input of generator 4 of a pseudorandom sequence and register 17, respectively. At the same time, the setting “About counter 14” is set, the code of the previous command from the generator 4 outputs of the pseudo-random sequence is written to register 17, the code of the new current command at the output of this generator 4 is generated, and the new cell is read from memory block 15.

10 щим выходам контролируемого блока, отличающеес  тем, что, с целью повыа ени  достоверности контрол , в него введены второй, третий и четвертый элементы И, элемент И-НЕ, элемент ИЛИ, компаратор, элемент задержки, два регистра, блок пам Таким образом, процесс повтор етс  до тех пор, пока очередной синхросигнал С в результате формировани  сигнатуры послед-... него теста либо замен ющей его цепи не ти, коммутатор, вход задани  режима рабо- приведет к обнулению содержимого счетчи- ты устройства соединен с синхровходамиThe 10 outputs of the monitored block, characterized in that, in order to increase the reliability of the control, the second, third and fourth elements AND, the NAND element, the OR element, the comparator, the delay element, two registers, the memory block are entered into it. the process is repeated until the next sync signal C as a result of generating the signature of the last ... test or replacing it, the switch, the job setting input, will reset the contents of the device counters to the synchronous inputs

ка 2, на выходе заема которого по вл етс  импульс установки «О триггера 3 и записи значени  сигнатуры контролируемого блока 6 в регистр 37 компаратора 7, разрещаю- 20 мый единичным сигналом, поступающим на вход элемента И 35. Управл ющий генератор 1 прекращает вырабатывать синхросигналы , а на выходе готовности предлагаемого устройства по вл етс  единичныйka 2, at the exit of the loan of which a pulse of setting "On trigger 3" is written and writing the value of the signature of the monitored block 6 to the register 37 of the comparator 7, enabled by a single signal at the input of the element 35. The control generator 1 stops generating sync signals , and at the ready output of the proposed device, a single

компаратора и коммутатора, с первыми входами элемента ИЛИ и элемента И-НЕ, выход которого соединен с первыми входами первого и второго элементов И, выход которого соединен с синхровходом формировател  сигнатур, и с синхровходом первого счетчика, информационный вход которого соединен с входом задани  начальных условий устройства, а выход заема первогоthe comparator and the switch, with the first inputs of the OR element and the NAND element, the output of which is connected to the first inputs of the first and second elements AND, whose output is connected to the synchronous input of the signature generator, and to the synchronous input of the first counter, the information input of which is connected to the input of the initial conditions devices, and the first loan

сигнал готовности, сообщающий об оконча- счетчика соединен с входом блокировки комнии процесса подачи воздействий. Элементы суммировани  по модулю два группы 38 компаратора 7 осуществл ют сравнение значений сформированных сигнатур с эталонными (полученными в первом режиме работы). Результат сравнени  этих значений через элемент ИЛИ 33, поступает на выход устройства дл  контрол  цифровых блоков. Если упом нутые одноименные сигнатуры не совпадают (на втором выходе компаратора 7the readiness signal informing of the end-meter is connected to the input of the lockout of the com- parting of the process of submitting impacts. The modulo elements of the two groups 38 of the comparator 7 compare the values of the generated signatures with the reference ones (obtained in the first operation mode). The result of comparing these values through the element OR 33 is fed to the output of the device for controlling digital blocks. If the like signatures of the same name do not match (at the second output of the comparator 7

30thirty

паратора и с входом сброса триггера, пр мой выход триггера соединен с входам пуска генератора синхросигналов, первый выход которого соединен с входом третьего элемента И, второй выход генератора синхроимпульсов соединен с вторым входом первого и первым входом четвертого элементов И, третий выход генератора синхроимпульсов соединен с вторым входом второго элемента И и с входом останова генераустановлен единичный сигнал), то псевдо- -, тора псевдослучайной последовательности, случайный тест и формирователи сигнатурвыход первого элемента И соединен с синхрообеспечивают обнаружение проимитирован- ных неисправностей (достоверность теста удовлетворительна). В противном случае проимитированные неисправности не обнару40the trigger and the trigger output are connected to the clock generator start inputs, the first output of which is connected to the input of the third And element, the second clock generator output is connected to the second input of the first and the first input of the fourth And elements, the third clock generator output is connected to the second input of the second element I and with the input of the stop is a single signal set), then the pseudo-, pseudo-random sequence tori, the random test and the drivers of the signatures of the first element cient and connected to sinhroobespechivayut proimitirovan- GOVERNMENTAL fault detection (test accuracy is satisfactory). Otherwise, the identified faults will not be detected.

жимы тестом (достоверность теста неудовлетворительна ). Необходимо подобрать новые веро тностные значени  сигналов генератора 4 псевдослучайной последовательности и повторить сначала процесс получевходом первого регистра, с входом сброса второго счетчика, группа выходов генератора псевдослучайной последовательности соединена с первой группой информационных входов коммутатора, с,первой группой адресных входов блока пам ти и с группой информационных входов первого регистра, группа выходов которого соединена с второй группой адресных входов блока пам ти, входdough presses (test reliability is unsatisfactory). It is necessary to select the new probability values of the pseudo-random sequence generator 4 and repeat the process first with the first register, with the reset input of the second counter, the output group of the pseudo-random sequence generator is connected with the first group of information inputs of the switch, and with the first group of address inputs of the memory unit information inputs of the first register, the group of outputs of which is connected to the second group of address inputs of the memory block, the input

ни  эталонных сигнатур в первом режимезапись-чтение которого соединен с входомnor the reference signatures in the first read-write mode which is connected to the input

т-. о ooT Q. т-, .,,. л#с,,л 4j 1 п ниа i nHTnnnfl ;ртппйрти  RTAработы , а затем процесс проверки обна- ружимости заданного списка неисправностей во втором режиме работы. Отладка псевдослучайных тестов продолжаетс  до тех пор, пока н е достигнута требуема  достоверность контрол .t- about ooT Q. t-,. ,,. l # s ,, l 4j 1 p nia i nHTnnnfl; rtypty RTA works, and then the process of checking the detectability of a given list of faults in the second mode of operation. Pseudo-random test debugging continues until the required control accuracy is achieved.

Таким образом, использование предлагаемого устройства позвол ет осуществл ть отладку псевдослучайных тестов, использу  заведомо исправные контролируемые блоки 6 в интегральном исполнении (т. е. в том случае, когда внесение физических неисправностей практически невозможно), и тем самым повысить достоверность контрол .Thus, the use of the proposed device allows for the debugging of pseudo-random tests using knowingly serviceable monitored blocks 6 in an integrated design (i.e., in the case when the introduction of physical faults is almost impossible), and thereby increasing the accuracy of the controls.

5050

5555

задани  режима контрол  устройства, второй вход элемента И-НЕ соединен с выходом признака блокировки работы устройства блока пам ти и с вторым входом четвертого элемента И, выход которого соединен с входом блокировки второго счетчика, информационный вход которого соединен с входом задани  числа тактов работы контролируемого цифрового блока устройства, группа разр дных выходов второго счетчика соединена с третьей группой адресных входов блока пам ти, группа выходов пол  тестов которого подключена к второй группе информационных входов коммутатора, выход признака конца контрол  блока пам тиsetting the device control mode, the second input of the NAND element is connected to the output of the blocking feature of the device of the memory block and to the second input of the fourth AND element, the output of which is connected to the blocking input of the second counter, whose information input is connected to the input of the number of clock cycles of the monitored digital the device unit, the group of bit outputs of the second counter is connected to the third group of address inputs of the memory unit, the group of outputs of the test field of which is connected to the second group of information inputs Switch rows, yield terminator control unit memory

Claims (1)

Формула изобретени  Устройство дл  контрол  цифровых блоков , содержащее генератор синхросигналов, два счетчика, триггер, первый элемент И, генератор псевдослучайной последовательности , формирователь сигнатур, причем единичный вход триггера  вл етс  входом пуска устройства, информационный вход формировател  сигнатур  вл етс  входом устройства дл  подключени  к соответствующим выходам контролируемого блока, отличающеес  тем, что, с целью повыа ени  достоверности контрол , в него введены второй, третий и четвертый элементы И, элемент И-НЕ, элемент ИЛИ, компаратор, элемент задержки, два регистра, блок пам ... ти, коммутатор, вход задани  режима рабо- ты устройства соединен с синхровходамиClaims A device for monitoring digital blocks, comprising a clock generator, two counters, a trigger, a first AND element, a pseudo-random sequence generator, a signature generator, the trigger input being input of a device, the information input of a signature generator is input of a device for connecting outputs of the monitored block, characterized in that, in order to increase the reliability of the control, the second, third and fourth elements of NAND, OR element, a comparator, a delay element, two registers, a memory unit ... ti, the switch, the input setting mode rabo- you device is connected to the clock компаратора и коммутатора, с первыми входами элемента ИЛИ и элемента И-НЕ, выход которого соединен с первыми входами первого и второго элементов И, выход которого соединен с синхровходом формировател  сигнатур, и с синхровходом первого счетчика, информационный вход которого соединен с входом задани  начальных условий устройства, а выход заема первогоthe comparator and the switch, with the first inputs of the OR element and the NAND element, the output of which is connected to the first inputs of the first and second elements AND, whose output is connected to the synchronous input of the signature generator, and to the synchronous input of the first counter, the information input of which is connected to the input of the initial conditions devices, and the first loan счетчика соединен с входом блокировки ком0 meter connected to the entrance lock паратора и с входом сброса триггера, пр мой выход триггера соединен с входам пуска генератора синхросигналов, первый выход которого соединен с входом третьего элемента И, второй выход генератора синхроимпульсов соединен с вторым входом первого и первым входом четвертого элементов И, третий выход генератора синхроимпульсов соединен с вторым входом второго элемента И и с входом останова генератора псевдослучайной последовательности, выход первого элемента И соединен с синхровходом первого регистра, с входом сброса второго счетчика, группа выходов генератора псевдослучайной последовательности соединена с первой группой информационных входов коммутатора, с,первой группой адресных входов блока пам ти и с группой информационных входов первого регистра, группа выходов которого соединена с второй группой адресных входов блока пам ти, входthe trigger and the trigger output are connected to the clock generator start inputs, the first output of which is connected to the input of the third And element, the second clock generator output is connected to the second input of the first and the first input of the fourth And elements, the third clock generator output is connected to the second input of the second element And with the stop input of the pseudo-random sequence generator, the output of the first element And is connected to the synchronous input of the first register, with the reset input of the second counter Group pseudorandom sequence generator output is coupled with a first group of information inputs switch from the first group of address inputs of the memory block and the group of information inputs of the first register, a group of outputs of which is connected with the second group of address inputs of the memory, the input block 1 п ниа i nHTnnnfl ;ртппйрти  RTA1 p nia i nHTnnnfl; rtyptyrti RTA задани  режима контрол  устройства, второй вход элемента И-НЕ соединен с выходом признака блокировки работы устройства блока пам ти и с вторым входом четвертого элемента И, выход которого соединен с входом блокировки второго счетчика, информационный вход которого соединен с входом задани  числа тактов работы контролируемого цифрового блока устройства, группа разр дных выходов второго счетчика соединена с третьей группой адресных входов блока пам ти, группа выходов пол  тестов которого подключена к второй группе информационных входов коммутатора, выход признака конца контрол  блока пам тиsetting the device control mode, the second input of the NAND element is connected to the output of the blocking feature of the device of the memory block and to the second input of the fourth AND element, the output of which is connected to the blocking input of the second counter, whose information input is connected to the input of the number of clock cycles of the monitored digital the device unit, the group of bit outputs of the second counter is connected to the third group of address inputs of the memory unit, the group of outputs of the test field of which is connected to the second group of information inputs Switch rows, yield terminator control unit memory соединен с вторым входом элемента ИЛИ, выход которого соединен с первым входом третьего элемента И, выход которого соединен с входом элемента задержки и с синхро- входом второго регистра, выходы которого  вл ютс  выходами устройства дл  подключени  к входам контролируемого цифровогоconnected to the second input of the OR element, the output of which is connected to the first input of the third AND element, the output of which is connected to the input of the delay element and to the synchronous input of the second register whose outputs are the outputs of the device for connection to the inputs of the digital ОтЪFrom блока, группа выходов формировател  сигнатур соединена с группой информационных входов компаратора, выходы которого  вл ютс  выходом ошибки устройства, выход элемента задержки  вл етс  выходом устройства дл  подключени  к синхровходу контролируемого цифрового блока.block, the group of outputs of the signature generator is connected to the group of information inputs of the comparator, whose outputs are the output of the device error, the output of the delay element is the output of the device for connection to the synchronous input of the monitored digital block. На 115At 115 На 11,12At 11.12 Фи.Phi. От 5From 5 О т 2 О т 25O t 2 O t 25 Фиг.ЧFig.Ch