SU1372337A1 - Digital-to-analog integrator - Google Patents

Abstract

Изобретение относитс  к области аналоговой вычислительной техники и может быть использовано дл  интегрировани  сигналов в ш .роком временном диапазоне. Цель изобретени  - повыше ние точности интегрировани . Дискрет- но-аналоговый интегратор содержит ин- тегрирутопщй усилитель 1 с накопитепь ными конденсаторами 2, демпфирующим конденсатором 3, включенным в цепь обратной св зи усилител  4, разр дными ключами 5 и зар дными ключами 6, двухпороговый компаратор 7, пороговый блок 8, реверсивный счетчик 9, цифроаналоговый преобразователь 10, счетный триггер 11,элемент И 12, элемент НЕ 13, D-триггер 14, элементы ИЛИ 15, 16 двухпороговый компаратор 17, элемент ИЛИ-НЕ 18, ключ 19, сумматор 20. Интегратор обеспечивает возможность интегрировани  апериодического входного сигнала с нулевой изолинией. При этом в пределах зоны нечувствительности двухпорогового компаратора 17 происход т отключение интегрирующего усилител  от входного сигнала и переход интегрирующего уси- Ci лител  в режим хранени . Погрешности интегратора при нулевом сигнале в зависимости от времени интегрировани  равны погрешности хранени  интегрирующего усилител  и не превосход т погрешности дискретности при неограниченно длительном интегрировании. 2 ил. И (ЛThe invention relates to the field of analog computing and can be used to integrate signals in a short time range. The purpose of the invention is to improve the accuracy of integration. The discrete-analog integrator contains an integrated amplifier 1 with storage capacitors 2, a damping capacitor 3 connected to the feedback circuit of amplifier 4, discharge switches 5 and charging switches 6, a two-threshold comparator 7, threshold unit 8, reversible counter 9, digital-to-analog converter 10, counting trigger 11, element AND 12, element NOT 13, D-trigger 14, elements OR 15, 16 two-threshold comparator 17, element OR-NOT 18, key 19, adder 20. The integrator provides the possibility of integrating an aperiodic in single signal with zero isoline. In this case, within the dead band of the two-threshold comparator 17, the integrating amplifier is disconnected from the input signal and the integrating amplifier is switched to the storage mode. The errors of the integrator at the zero signal, depending on the integration time, are equal to the storage errors of the integrating amplifier and do not exceed the discrete errors at unlimited integration. 2 Il. And (L

Description

tlft) V 1Г3tlft) V 1G3

Изобретение относитс  к аналоговой Н1,1чис.пительно11 технике и может быть иснольтопано дл  интегрировани  сиг- )a:ioii в широком временном диапазоне.The invention relates to an analogue H1.1 digital technique and can be used for integrating sig- a: ioii over a wide time range.

Цель изобретени  - новьпиение точности интегрировани .The purpose of the invention is the innovation of integration accuracy.

На фиг.1 гтредставлена функциональна  схема дискретно-аналогового интегратора; на фиг.2 - временные диаграммы его работы.In Fig.1, a functional diagram of a discrete-analog integrator is represented; figure 2 - timing charts of his work.

Дискретно-аналоговый интегратор содержит интегрирующий усилитель I с двум  накопительн)1ми конденсаторами 2 и демпфирующим конденсатором 3, включенными в цеп1 обратной св зи усилител  4, а также разр дными ключами 5 и зар дными ключами 6, которые производ т переключение конденсаторов 2. Демпфирующий конденсатор 3 производит сглаживание всплеска напр жени  на выходе интегрирующего усилител  I во врем  переключени  конденсаторов 2.The discrete-analog integrator contains an integrating amplifier I with two cumulative 1 capacitors 2 and a damping capacitor 3 included in the feedback circuit of amplifier 4, as well as dongle switches 5 and charging switches 6 that switch capacitors 2. Damping capacitor 3 smoothes the voltage spike at the output of the integrating amplifier I during the switching of the capacitors 2.

Выход интегрирующего усилител  I подключен к входу двухпорогового компаратора 7 и к входу порогового блока 8, предназначенного дл  формировани  сигналов переключени  режимов работы реверсивного счетчика 9, который управл ет работой цифроаналогового преобразовател  (ЦАП) I 0.На 3-м выходе порогового блока 8 формируютс  импульсы , которые поступают на счетный вход счетного триггера 11, на вход элемента И 12 и через элемент НЕ 13 на счетный вход D-триггера 14, информационный вход которого подключен к шине нулевого потенциала.The output of the integrating amplifier I is connected to the input of the two-threshold comparator 7 and to the input of the threshold unit 8, which forms the switching signals of the reversible counter 9, which controls the operation of the digital-to-analog converter (DAC) I 0. On the 3rd output of the threshold unit 8, pulses are generated that arrive at the counting input of the counting trigger 11, to the input of the element And 12 and through the element NOT 13 to the counting input of the D-flip-flop 14, the information input of which is connected to the zero potential bus.

Выходы счетного триггер-а 1 1 через элементы ИГШ 15 и 16 подсоединень к входам управлени  ключей 5 и 6, а вторые входы элементов ИЛИ 15 и 16 - к инверсному выходу D-триггера 14, подключенного по одному установочнв- му входу к выходу двухпорогового компаратора 17, а по другому - через элемент ИЛИ-НЕ 18 к выходу двухпоро- гового компаратора 7. Кроме того, к выходу компаратора 17 подсоединен управл ющий вход ключа 19, включенного между входом интегратора и входом интегрирующего усилител  1, и второй нход элемента ИЛИ-НЕ 18. Нр мой выход D-триггера 14 подсоединен к второму входу элемента И 12.The outputs of the counting trigger 1 1 through the elements IGSH 15 and 16 are connected to the control inputs of keys 5 and 6, and the second inputs of the elements OR 15 and 16 to the inverse output of the D-trigger 14 connected to one output of the two-threshold comparator 17 and, alternatively, through the element OR-NE 18 to the output of the two-threshold comparator 7. In addition, the control input of the switch 19 connected between the integrator input and the input of the integrating amplifier 1 and the second input of the OR element is connected to the output of the comparator 17 NOT 18. Hp my D-flip-flop 14 is connected the second input of AND gate 12.

Fla входы сумматора 20 поступают сигналы с вых(зда ЦАН 10 и интегрирую-Fla inputs of the adder 20 receives signals from the output (building ZAN 10 and integrating

7272

щего усилител  1. На входе усилител  4 включен масштабный резистор 21. Работа дискретно-аналогового интет ратора происходит следующим образом .Amplifier 1. At the input of amplifier 4, a large-scale resistor 21 is turned on. The discrete-analog integrator operates as follows.

Нри включении напр жени  питани  счетный триггер 11 может находитьс  в любом состо нии. При наличии вход-When the supply voltage is turned on, the counting trigger 11 may be in any state. If there is an input

ного напр жени  (диаграмма а) на выходе двухпорогового компаратора 17 с порогами, равными напр жени м нечувствительности и„ , по вл етс  логическа  1, котора  открывает ключ 19voltage (diagram a) at the output of a two-threshold comparator 17 with thresholds equal to the insensitivity voltages and, appears logical 1, which opens the key 19

и переводит D-триггер 14 в состо ние логической 1 на пр мом выходе.and sets the D-flip-flop 14 to the logical 1 state at the direct output.

Логический О на инверсном выходе D-триггера 14 обеспечивает повторение на элементах ИЛИ 15 и 16 состо нийLogic O on the inverse output of D-flip-flop 14 provides a repetition of the elements OR 15 and 16 states

счетного триггера 11, т.е. на выходе одного из элементов ИЛИ по вл етс  логическа  1, а на втором - логический О и, соответственно, один из ключей 5 открываетс , а второй закрываетс . Открытый разр дный ключ шунтирует соотве-тствующий накопительный конденсатор 2. Интегрирование происходит на том накопительном конденсаторе , который в данный момент неcounting trigger 11, i.e. at the output of one of the OR elements, logical 1 appears, and at the second, logical O and, accordingly, one of the keys 5 opens, and the second closes. An open bit switch shunts the corresponding storage capacitor 2. Integration occurs on that storage capacitor that is not currently in use.

шунтируетс  и подключаетс  открытым ключом 6 к выходу интегрирующего усилител  I .is shunted and connected by a public key 6 to the output of the integrating amplifier I.

В момент достижени  на выходе интегрирующего усилител  I (диаграммаAt the time of reaching the output of the integrating amplifier I (diagram

б) напр жени , равного пороговому значению iU, формируетс  импульс на выходе порогового блока В (диаграмма в), который поступает на счетный вход триггера 11 и через элемент Иb) a voltage equal to the threshold value iU, a pulse is generated at the output of the threshold block B (diagram c), which is fed to the counting input of the trigger 11 and through the element I

12 - на вход реверсивного счетчика 9. При этом элементы ИЛИ 15 и 16 и, соответственно , ключи 5 и 6 мен ют свое состо ние и начинаетс  интегрирование на втором накопительном конденсатоPS 2. При достижении выходного напр жени  интегрирующего усилител  1 пороговой величины снова вырабатываетс  на пороговом блоке 8 импульс, который возвращает триггер 11 в перво-12 - to the input of the reversible counter 9. At the same time, the elements OR 15 and 16 and, accordingly, the keys 5 and 6 change their state and the integration starts at the second storage condensate PS 2. When the output voltage of the integrating amplifier 1 reaches the threshold value, it is again generated threshold block 8 pulse, which returns the trigger 11 in the first

начальное состо ние и т.д. (диаграмма б).initial state, etc. (diagram b).

На ЦАП 10 формируетс  ступенча- тое напр жение, которое на сумматоре 20 складываетс  с пилообразным.A step voltage is formed on the DAC 10, which is added to the sawtooth on the adder 20.

Масштаб слагаемых выбираетс  таким, чтобы обеспечить равенство между приращением напр жени  на выходе интегрирующего усилител  1 и изменением напр жени  на выходе ЦАП 10, соответствующего приращению кода на выходе счетчика на единицу младшего разр да При этом погрешность дискретности практически равна нулю (диаграмма д)The scale of the addends is chosen so as to ensure equality between the voltage increment at the output of the integrating amplifier 1 and the voltage change at the output of the DAC 10 corresponding to the code increment at the output of the counter per unit junior bit. In this case, the discreteness error is almost zero (diagram d)

Если пол рность в-ходного сигнала положительна, то пороговый блок 8 пе реключает реверсивный счетчик 9 на режим вычитани , если же входное напр жение отрицательной пол рности, то реверсивный счетчик 9 переходит на режим сложени .If the polarity of the input signal is positive, then the threshold unit 8 switches the reversible counter 9 to the subtraction mode, if the input voltage is negative polarity, then the reversible counter 9 switches to the addition mode.

Если входное напр жение близко к нулевому, то срабатывает компаратор 17, закрывает ключ 19 и отключа- ет вход интегрирующего усилител , обеспечива  режим хранени  в интегрирующем усилителе на том значении напр жени , которое соответствовало моменту срабатывани  компаратора 17, а выходное на11р же ше суммирующего усилител  также сохран ет значение, предшеств: тощее по влению входного нулевого напр жени . При этом напр жении снимаетс  установочный сигнал S на D-триггере 14, что обеспечивает возможность его срабатывани  при по влении на его счетном входе импульса . Такой импульс может по витьс  тогда, когда напр жение на выходе ин тегрируюи1его усилител  за счет напр жени  и тока смещени  достигает пороговой величины порогового блока 8 - момент времени t (диаграмма б).If the input voltage is close to zero, the comparator 17 is triggered, closes the key 19 and turns off the input of the integrating amplifier, providing storage in the integrating amplifier at the same voltage value that corresponded to the actuation time of the comparator 17, and the output is the same as the sum amplifier also preserves the value of antecedent: the occurrence of the input zero voltage. In this voltage, the setting signal S is removed at D-flip-flop 14, which allows it to be triggered when a pulse appears at its counting input. Such a pulse can occur when the voltage at the output of the integrated amplifier due to the voltage and the bias current reaches the threshold value of the threshold unit 8 - time t (diagram b).

Импульс с порогового блока обеспечивает прохождение информационного сигнала О на пр мой выход D-тригге- ра 14. Момент времени срабатывани} D-триггера 14 соответствует заднему фронту импульса порогового блока 8, так как при поступлении на счетный вход триггера импульс инвертируетс  на элементе НЕ. По вление логического О на выходе D-триггера после окончани  импульса на пороговом блоке запрещает прохождение импульсов через элемент И 12, пропустив на его выход один импульс.A pulse from the threshold unit provides information signal O to the direct output of the D-trigger 14. The response time} of the D-trigger 14 corresponds to the falling edge of the pulse of the threshold unit 8, since when the trigger arrives at the counting input, the pulse is inverted at the HE element. The appearance of a logical O at the output of the D-flip-flop after the end of a pulse on the threshold block prohibits the passage of pulses through an And 12 element, passing one pulse to its output.

Одновременно после окончани  импульса элементы ИЛИ 15 и 16 сигналом с выхода триггера 14 переведутс  в одинаковое положение ,при котором откроютс  все ключи , запреща  дальнейшее интегрирование на интегрирующем усилителе j . Лальнейшее изменение напр жени  на выходе суммирующего усилител  при входном нулевом сигнале запрещаетс  и на нем поддерживаетс  состо -At the same time after the end of the pulse, the elements OR 15 and 16 will be transferred to the same position at which all the keys are opened, prohibiting further integration on the integrating amplifier j by the signal from the output of the trigger 14. A further voltage change at the output of the summing amplifier at the input zero signal is prohibited and the state is maintained at it.

10ten

1515

2020

2525

30thirty

3535

00

5five

00

5five

ние, соответствующее коду реверсивного счетчика, равному N 1 , где N - код в срабатывани  порогового блока 8.The value corresponds to the code of the reversible counter, equal to N 1, where N is the code in the operation of the threshold block 8.

При неограниченно долгом значении входного напр жени  в пределах зоны нечувствительности ±UH порогового блока 8 напр жение на выходе суммирующего усилител  не изменитс .If the input voltage is unlimitedly long within the deadband ± UH of the threshold unit 8, the voltage at the output of the summing amplifier will not change.

Если значение напр жени  и тока смещени  таково, что величина напр жени  интегрирующего усилител  1 измен етс  в сторону отрицательных напр жений (пунктирна  лини  на диаграмме б), то в момент достижени  значени  порога нечувствительности на компараторе 7 последний срабатывает, вырабатыва  значение, соответствующее логическому О, а на выходе элемента ИЛИ-ПЕ 18 по витс  сигнал, устанавливающий триггер 14 по входу R в положение логического О, действу  далее аналог: чно на элементы ИЛИ 15 и 16 и далее на ключи интегрирующего усилител . При этом на ЦАП 10 сохран етс  значение кода, равное N. Это значение сохран етс  и на суммирующем усилителе.If the value of the voltage and the bias current is such that the value of the voltage of the integrating amplifier 1 changes towards negative voltages (dotted line in diagram B), then when the deadband value is reached on the comparator 7, the latter is triggered, producing a value corresponding to the logical O , and at the output of the OR-PE 18 element, the Wits signal sets the trigger 14 at the input R to the logical O position, I act further on an analogue: the elements OR 15 and 16 and further on the keys of the integrating amplifier. At the same time, a code value equal to N is saved on the DAC 10. This value is also stored on the summing amplifier.

Если врем  по влени  высокого входного сигнала меньще времени дозар да накопительных конденсаторов до пороговой величины или перезар да до достижени  нулевого значени  за счет напр жени  и тока смещени , то на D-триггере 14 вновь по вл етс  сигнал установочного входа и обеспечиваетс  нормальный режим функционировани  (момент времени t., диаграмма б). Таким образом, погрещность на выходе сумматора при нулевом входном сигнале соответствует погрешности интегрирующего усилител  в процессе хранени  и не превосходит значени  одного - кванта ЦАП 10 при неограниченно длительном хранении.If the high input signal time is shorter than the storage time of the storage capacitors to a threshold value or recharged to reach zero due to voltage and bias current, then a setup input signal appears again on D-flip-flop 14 and a normal operation mode ( time t., diagram b). Thus, the error at the output of the adder when the input signal is zero corresponds to the error of the integrating amplifier during storage and does not exceed the value of one - DAC 10 quantum with unlimited storage.

Claims (1)

Формула изобретени Invention Formula Дискретно-аналоговый интегратор, содержащий интегрирующий усилитель, выход которого подключен к входу порогового блока и первому входу сутч- матора, выход которого  вл етс  выходом интегратора, реверсивный счетчик , выход которого через цифроанало- говый преобразователь подключен к второму входу сумматора, первый двух-A discrete-analog integrator containing an integrating amplifier, the output of which is connected to the input of the threshold unit and the first input of the sump, whose output is the output of the integrator, a reversible counter, the output of which is connected to the second input of the adder, the first two пороговый компаратор, вход которого соединен с входом интегратора, счетный триггер, вход которого нодключен к импульсному выходу порогового блока , два элемента ИЛИ, первые входы которых соединены с выходом счетного триггера, а выходы подключены к первому и второму входам соответственно управлени  зар дом-разр дом интегра- тора, отличающийс  тем, что, с целью повышени  точности интегрировани , в него введены второй двухпороговый компаратор, D-триггер, элементы И, ИЛИ-НЕ, НЕ и ключ, вклю- ченный между входом интегратора и входом интегрирующего усилител , выход первого двухпорогового компаратора подключен к управл ющему входу ключа, первому установочному входу D-триггера и первому входу элементаthreshold comparator, whose input is connected to the integrator's input, a counting trigger, whose input is connected to the pulse output of the threshold unit, two OR elements, the first inputs of which are connected to the output of the counting trigger, and the outputs are connected to the first and second inputs, respectively, of the charge-discharge control integrator, characterized in that, in order to increase the accuracy of integration, a second two-threshold comparator, a D-trigger, AND, OR, NOT, NOT elements and a key included between the integrator's input and the input are integrated into it its amplifier, the output of the first two-threshold comparator is connected to the control input of the key, the first setup input of the D-flip-flop and the first input of the element ШВ-1-НЕ, второй вход которого соединен с выходом второго двухпорогового компаратора , входом подключенного к выходу интегрирующего усилител , выход элемента ИЛИ-НЕ соединен с вторым установочным входом D-триггера, информационный вход которого св зан с шиной нулевого потенциала, счетный вход через элемент НЕ подключен к импульсному выходу порогового блока, соединенному с первым входом элемента И, второй вход которого подключен к пр мому выходу D-триггера, а выход соединен со счетным входом реверсивного счетчика, входы управлени  направлением счета которого соединены со знаковыми выходами порогового блока , причем вторые входы элементов ИЛИ подключены к инверсному выходу триггера.The SHV-1-HE, the second input of which is connected to the output of the second two-threshold comparator, the input connected to the output of the integrating amplifier, the output of the OR-NOT element is connected to the second setup input of the D-flip-flop, whose information input is connected to the zero potential bus, the counting input through the element is NOT connected to the pulse output of the threshold unit connected to the first input of the element I, the second input of which is connected to the forward output of the D-flip-flop and the output connected to the counting input of the reversing counter leniem bills whose outputs are connected with signed block threshold, wherein the second inputs of OR elements are connected to the inverse output of the flip-flop. фиг. 2FIG. 2