SU1368919A1 - Arrangement for converting data format in domain memory - Google Patents
Arrangement for converting data format in domain memory Download PDFInfo
- Publication number
- SU1368919A1 SU1368919A1 SU853967780A SU3967780A SU1368919A1 SU 1368919 A1 SU1368919 A1 SU 1368919A1 SU 853967780 A SU853967780 A SU 853967780A SU 3967780 A SU3967780 A SU 3967780A SU 1368919 A1 SU1368919 A1 SU 1368919A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- inputs
- output
- multiplexer
- outputs
- Prior art date
Links
Landscapes
- Communication Control (AREA)
Description
&0 Од& 0 od
эоeo
CDCD
SS
Изобретение относитс к вычислительной -технике и может быть использовано в тех случа х, когда блоки пам ти заминающего устройства на цилиндрических маггнитных доменах (ЦМД) имеют последовательно-параллельную накопительную структуру и содержат некоторое количество дефектных накопительных регистров.The invention relates to computing technology and can be used in cases where the memory blocks of the jamming device on cylindrical magnetic domains (CMD) have a series-parallel storage structure and contain a number of defective storage registers.
Целью изобретени вл етс повышение надежности устройства путем самодиагностики отказов.The aim of the invention is to improve the reliability of the device by self-diagnosing failures.
На чертеже изображена блок-схема устройства.The drawing shows a block diagram of the device.
Устройство используют дл группы блоков пам ти на ЦМД 1 (с последовательно-параллельной организацией), первые входы которых соединены с шиной 2 чтени -записи, а вторые входы- с первой шиной 3 синхронизации.The device is used for a group of memory blocks on the CMD 1 (with a series-parallel arrangement), the first inputs of which are connected to the read-write bus 2, and the second inputs to the first bus 3 of synchronization.
Устройство дл преобразовани формата данных содержит блок 4 пам т с произвольной выборкой.информации дл хранени карты дефектных регистров , первый счетчик 5, второй счетчик 6, элемент НЕ 7, первый элемент И 8, вторую шину 9 синхронизации, регистр 10 чтени , первый мультиплексор 11, второй элемент И 12, третий элемент И 13, регистр 14 записи, буферный регистр 15, шины 16 ввода данных , четвертый элемент И 17jшину 18 запроса передачи данных, шины 19 вывода данных, третий счетчик 20, триггер 21, шину 22 подтверждени передачи данных, группу элементов И 23, первую управл ющую шину 24, втрой мультиплексор 25, группу контролных шин 26 и вторую управл ющую шину 27.A device for converting a data format contains a random access memory block 4. Information for storing a defective register card, first counter 5, second counter 6, NOT element 7, first element AND 8, second synchronization bus 9, reading register 10, first multiplexer 11 , second element 12, third element 13, record register 14, buffer register 15, data input buses 16, fourth data transfer request element 17j, tire 18, data output bus 19, third counter 20, trigger 21, data transfer confirmation bus 22 , a group of elements And 23, the first control bus 24, a triple multiplexer 25, a group of control buses 26 and a second control bus 27.
Устройство,работает следующим образом .The device works as follows.
В режиме записи-чтени , во-первых происходит включение пол управлени в М блоках пам ти на ЦМД 1, частота которого f задаетс синхросигналами на первой шине 3 синхронизации . В режиме записи (высокий уровен сигнала по шинам 2, 24 и 27) по сигналу высокого уровн на шине 22 подтверждени передачи на выходе логического элемента И 17 вырабатываетс сигнал приема данных, по которому данные от контроллера по шинам 16 ввода данных поступают в буферный регистр 15. Каждьй период управл ющего пол на счетчик 5 по шине 3 синх- ронизации поступает синхроимпульс.In the write-read mode, firstly, the control field is turned on in the M memory blocks on the CMD 1, the frequency of which f is set by the clock signals on the first sync bus 3. In the recording mode (high signal level on buses 2, 24 and 27), a high signal on bus 22 transmission confirmation at the output of logic element 17 produces a data reception signal, which sends data from the controller to data input buses 16 to buffer register 15 Each period of the control field on the counter 5, a clock pulse is received via the bus 3 of the synchronization.
5five
00
задающий очередной адрес блока 4 пам ти с произвольной выборкой, хран щего карту дефектных регистров (де- фектный регистр - состо ние О, бездефектный - состо ние 1). Информаци с выходов блоков 4 пам ти с произвольной выборкой поступает на входы первой группы мультиплексора (М-1) 11, который осуществл ет параллельно-последовательное преобразование кода. Управление мультиплексором 11 осуществл ет счетчик 6 по модулю М.specifying the next address of the random access memory block 4, storing the card of defective registers (defective register - state O, defect-free - state 1). The information from the outputs of the random access memory units 4 is fed to the inputs of the first group of multiplexer (M-1) 11, which performs parallel-serial code conversion. The multiplexer 11 is controlled by the counter 6 modulo M.
Каждый период управл ющего пол после поступлени М синхроимпульсов частоты Mf по второй шине 9 синхронизации через элемент И 8 на счетный вход счетчика 6 сигнал переноса единичного уровн поступает через элемент НЕ 7 на элемент И 8 и запрещает дальнейшее поступление этих синхроимпульсов на счетчик 6j синхроимпульсом по шине синхронизации 3 счетчик 5 6 сбрасываетс в ноль.Each period of the control field after the arrival of M sync pulses of the frequency Mf via the second synchronization bus 9 via the AND element 8 to the counting input of the counter 6, the transfer signal of the unit level is transmitted through the NOT element 7 to the AND element 8 and prohibits further receipt of these sync pulses to the counter 6j by the clock pulse on the bus synchronization 3, the counter 5 6 is reset to zero.
Подача синхроимпульсов Mf на син- хровход -разр дного буферного регистра 15 происходит через элемент И 12 только при единичном уровне сигнала на первом выходе мультиплексора 2 () 11, т.е. в то; случае, если очередной регистр блока пам ти на ЦМД 1 бездефектный. В результате информаци из N-разр дного буферного регистра 15 через элемент И 13 переписываетс в М-разр дный регистр 14 записи.The supply of Mf clock pulses to the sync-input -discharge buffer register 15 occurs through the And 12 element only at a single signal level at the first output of multiplexer 2 () 11, i.e. at that; if the next register of the memory block on the CMD 1 is faultless. As a result, the information from the N-bit buffer register 15 through the element And 13 is rewritten into the M-bit register 14 of the record.
Если очередной регистр дефектный, синхроимпульс Mf поступает на 0 N-разр дный буферный регистр 15, но поступает на М-разр дный регистр 14 записи. В результате в М-разр дный регистр 14 записи записыв аетс О, что соответствует пропуску дефектно- 5 го регистра блока пам ти на ЦМД 1. Информаци из М-разр дного регистра 14 записи поступает параллельно на входы группы М блоков пам ти на ЩЩ 1.If the next register is defective, the clock pulse Mf goes to the 0 N-bit buffer register 15, but goes to the M-bit register 14 of the record. As a result, O is written to the M-bit register 14, which corresponds to the skip of the defective 5 register of the memory block on the CMD 1. The information from the M-bit register 14 record goes in parallel to the inputs of the M group of memory blocks on the panel 1. .
Счетчик 20 по модулю N ведет подсчет количества бит, переданных из N-разр дного буферного регистра 15 в М-разр дный регистр 14 записи. После подсчета N синхроимпульсов Mf на выходе переноса счетчика 20 формируетс сигнал переноса, поступающий на триггер 21 запроса передачи данных, которьй формирует запрос передачи данных на соответствующей шине 18.The counter 20 modulo N counts the number of bits transmitted from the N-bit buffer register 15 to the M-bit register 14 of the record. After counting the N sync pulses Mf, the transfer output of the counter 20 generates a transfer signal, which arrives at the data transfer request trigger 21, which generates a data transfer request on the corresponding bus 18.
00
5five
00
5555
Из контроллера по шинам 16 ввода данных поступает очередное N-разр д ное информационное слово, которое зписываетс в М-разр дный буферньш ргистр 15 по высокому уровню сигнала на шине 22 подтверждени передачи данных; при этом триггер 21 запроса передачи данных сбрасываетс в нольFrom the controller, the data input buses 16 receive the next N-bit information word, which is written into the M-bit buffer key 15 on a high signal level on the data transfer confirmation bus 22; wherein the data request trigger 21 is reset to zero.
В режиме чтени (низкий уровень сигнала на шинах 2 и 24, высокий уровень по шине 27) каждый период управл ющего пол информаци с выходов группы из М блоков пам ти на ЦМД 1 поступает на М-разр дный регистр 10 чтени . С выхода М-разр дно го регистра 10 чтени информаци поступает на входы второй группы мультиплексора () 11, который осуществл ет ее параллельно-последовательное преобразование. С второго выхода мультиплексора 2 () 11 информаци поступает на второй из входов первой группы мультиплексора 25 и с его выхода - на последовательный вход N-разр дного буферного регистра 15.In the read mode (low signal level on buses 2 and 24, high level on bus 27), each period of the control field information from the outputs of the group of M memory blocks on the CMD 1 goes to the M-bit read register 10. From the output of the M-bit register 10 reading information is fed to the inputs of the second group of multiplexer () 11, which performs its parallel-serial conversion. From the second output of multiplexer 2 () 11, information is fed to the second of the inputs of the first group of multiplexer 25 and from its output to the serial input of the N-bit buffer register 15.
В N-разр дном буферном регистре 15 происходит прием данных только от бездефектных регистров блоков пам ти на ЦМД 1, так как поступление синхроимпульсов .Mf на синхровход этого регистра происходит только при единичном уровне сигнала на первомIn the N-bit buffer register 15, data is received only from the defect-free registers of memory blocks on the CMD 1, since the arrival of sync pulses .Mf to the sync input of this register occurs only at a single signal level at the first
выходе мультиплексора () 11, С выходов N-разр дного буферного регистра 15, после формировани N-разр дного информационного слова по сигналу передачи данных от триггера 21 запроса передачи данных, информаци поступает на шины 19 вывода данных. Прием информационного слова подтверждаетс сигналом подтверждени передачи по шине 22. the multiplexer output () 11, C of the outputs of the N-bit buffer register 15, after forming the N-bit information word on the data signal from the data request trigger 21, the information is fed to the data output buses 19. The reception of the information word is confirmed by a transmission confirmation signal on the bus 22.
В первом режиме теста (низкий уровень сигнала на шинах 2, 24 и 27) на первый вход первой группы входов мультиплексора 25 подаетс карта дефектов с первого выхода мультиплексора () 11. Информаци с выходаIn the first test mode (low signal on buses 2, 24 and 27), the first input of the first input group of multiplexer 25 is supplied with a defect map from the first output of the multiplexer () 11. Information from the output
Мультиплексора 25 принимаетс в буферный регистр 15, Так как поступление синхроимпульсов на синхровход этого регистра происходит только при единичном уровне сигнала на первом выходе мультиплексора (М-)) 11, в буферном регистре 15 формируетс код FFf,j,, передаваемый по сигналу от триггера 21 запроса передачи данныхMultiplexer 25 is accepted into the buffer register 15. Since the arrival of the clock pulses to the synchronous input of this register occurs only when the signal level is single at the first output of the multiplexer (M-) 11, the code FFf, j ,, generated on the signal from trigger 21 is generated in the buffer register 15 data transfer request
на шины 19 вывода данных. Отличие переданного кода от FF,.,.свидетельствует о неисправности устройства.on tires 19 data output. The difference of the transmitted code from the FF,.,. Indicates a malfunction of the device.
Во втором режиме теста (низкий уровень сигнала на шинах 2 и 27 и высокий - на шине 24, код XX.-. .X на контрольных шинах 26) блок пам ти с произвольной выборкой 4 отключаетс и на первом выходе мультиплексора устанавливаетс высокий уровень . Сигналы с выходов счетчика 6 через группу элементов И 23 поступает на входы второй группы (адресные )-- мультиплексора 25. На выходе мультиплексора 25 формируетс код ХХ.,.Х1, записываемый в буферный регистр 15. Отличие переданного на шины 19 вывода данных кода от XX..Х1In the second test mode (low signal on buses 2 and 27 and high on bus 24, code XX.- .X on control buses 26), random access memory 4 is turned off and a high level is set at the first multiplexer output. The signals from the outputs of counter 6 through the group of elements And 23 are fed to the inputs of the second group (address) of multiplexer 25. At the output of multiplexer 25, the code XX is generated. X1 is written to the buffer register 15. The difference between the output of the code transmitted to bus 19 XX..X1
Claims (1)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU853967780A SU1368919A1 (en) | 1985-10-21 | 1985-10-21 | Arrangement for converting data format in domain memory |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU853967780A SU1368919A1 (en) | 1985-10-21 | 1985-10-21 | Arrangement for converting data format in domain memory |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1368919A1 true SU1368919A1 (en) | 1988-01-23 |
Family
ID=21202172
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU853967780A SU1368919A1 (en) | 1985-10-21 | 1985-10-21 | Arrangement for converting data format in domain memory |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1368919A1 (en) |
-
1985
- 1985-10-21 SU SU853967780A patent/SU1368919A1/en active
Non-Patent Citations (1)
Title |
---|
Патент № 4139886, опублик. 1984. Авторское свидетельство СССР № 1327183,кл. О 11 С 11/14,04.02.85. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US3982111A (en) | Memory diagnostic arrangement | |
SU1368919A1 (en) | Arrangement for converting data format in domain memory | |
SU1327183A1 (en) | Apparatus for converting data format in domain memory | |
SU1275540A1 (en) | Device for detecting and correcting errors in domain memory | |
SU1257700A2 (en) | Storage | |
SU1541676A1 (en) | Memory device with identification of errors | |
SU1095242A1 (en) | Device for searching and checking page address for bubble memory | |
SU1265856A1 (en) | Control device for domain memory | |
SU1718276A1 (en) | Self-test storage unit | |
SU1287237A1 (en) | Buffer storage | |
SU1075311A1 (en) | Control unit for bubble memory | |
SU964730A1 (en) | Storage device | |
SU1256034A1 (en) | Interface for linking two electronic computers with common memory | |
SU1295447A1 (en) | Storage | |
JP2667702B2 (en) | Pointer reset method | |
SU1177856A1 (en) | Storage | |
SU1056267A1 (en) | Control unit for domain storage | |
SU982084A1 (en) | Series-access storage | |
SU951401A1 (en) | Memory device | |
SU1304076A1 (en) | Control device for bubble storage | |
SU1478210A1 (en) | Data sorting unit | |
SU1532934A1 (en) | Device for reception of asynchronous bipolar serial code | |
SU1582202A1 (en) | Device for information search on tape record carrier | |
SU447836A1 (en) | Switching module | |
SU1160410A1 (en) | Memory addressing device |