SU1365127A1 - Memory device - Google Patents

Abstract

Изобретение относитс  к вычислительной технике, в частности к запоминающим устройствам, и может быть исгюльзовано в твердотельных приемниках изображени  дл  хранени  и коммутации информации с одного из элементов матрицы приемника на шину обра0 , ботки сигнала. Цель изобретени  - повышение быстродействи  - достигаетс  введением в устройство генератора 8 тактовых импульсов, фазового селектора 9, преобразователей 10, 11 уровней напр жени  и ключей 7 разр да. Управление питанием усилителей 1, дешифратора 2, регистра 3 хранени , ключей 7.разр да и ключей 6 с выходов преобразователей 10 и 11 уровней напр жени  позволило уменьшить врем  переключени  транзисторов и увеличить скорость нарастани  переднего и зад него фронтов импульсов напр жени  питани , которые вырабатываютс  генератором 8 тактовых импульсов и формируютс  фазовым селектором 9 и преобразовател ми 10 и 11 уровней напр жени . 4 ил. Л (Л оо о; ел иг.1The invention relates to computing, in particular, to storage devices, and can be used in solid-state image receivers for storing and switching information from one of the elements of the receiver matrix to the signal processing bus. The purpose of the invention — an increase in speed — is achieved by introducing 8 clock pulses, a phase selector 9, converters 10, 11 voltage levels, and 7-bit switches into the generator device. The power control of amplifiers 1, decoder 2, storage register 3, keys 7. Size and keys 6 from the outputs of converters 10 and 11 of voltage levels reduced the switching time of the transistors and increased the rise time of the front and rear edges of the power voltage pulses a clock pulse generator 8 and are formed by a phase selector 9 and converters 10 and 11 voltage levels. 4 il. L (L oo o; ate ig.1

Description

11eleven

Изобретение относитс  к вычислительной технике, а именно к запоминающим устройствам, и может быть использовано в твердотельных приемника изображени  дл  хранени  и коммутаци информации с одного из элементов матрицы приемника на шину обработки сигнала .The invention relates to computing, namely, storage devices, and can be used in solid-state image receivers for storing and switching information from one of the elements of the receiver matrix to the signal processing bus.

Целью изобретени   вл етс  повыше ние быстродействи  устройства,The aim of the invention is to increase the speed of the device,

На фиг,1 представлена функциональна  схема предлагаемого устройства; на фиг.2 - электрическа  схема преобразовател  уровней напр жени ; на фиг.З - электрическа  схема  чейки; на фиг. f - временные диаграммы, по сн ющие работу устройства.Fig, 1 shows a functional diagram of the proposed device; Fig. 2 is an electrical circuit of a voltage level converter; FIG. 3 is an electrical circuit diagram; in fig. f - timing diagrams explaining the operation of the device.

Устройство (фиг.1) содержит входные усилители 1, дешифратор 2, ре- гистр 3 хранени ,  чейки 4 пам ти регистра 3, выходные ключи 5 и 6, ключи 7 разр да, генератор 8 тактовых импульсов, фазовый селектор 9, преобразователи 10 и 11 уровней напр же- ни , адресные входы 12, шину 13 нулевого потенциала, шины 14-16 питани , синхронизирующий вход 17, выходы 18 и 19 и информационный вход 20. Преобразователь 10 или 11 уровней напр же- ни  (фиг.2) выполнен на транзисторах 21-23, резисторах 24-31 и конденсаторах 32-34. Ячейка 4 пам ти выполнена на транзисторах 35-38.The device (Fig. 1) contains input amplifiers 1, decoder 2, storage register 3, register 4 memory cells 4, output keys 5 and 6, discharge bits 7, clock generator 8, phase selector 9, converters 10 and 11 levels, for example, address inputs 12, bus 13 of zero potential, power bus 14-16, clock input 17, outputs 18 and 19, and information input 20. Converter 10 or 11 levels of voltage (figure 2) is made on transistors 21-23, resistors 24-31 and capacitors 32-34. Cell 4 of the memory is made on transistors 35-38.

Устройство работает следующим об- разом.The device works as follows.

Код через усилитель 1 поступа ет на вход дешифратора 2 под воздействием выработанных генератором 8 тактовых импульсов и выделенных фазовым селектором 9 четной фазы, высокий уровень которой обеспечиваетс  преобразователем 10 уровн .The code through the amplifier 1 is fed to the input of the decoder 2 under the influence of 8 clock pulses generated by the generator and allocated by the even phase phase selector 9, the high level of which is provided by the level converter 10.

Одновременное по вление кода адреса на входе 12 и четной фазы на выхо- де преобразовател  10 обеспечиваетс  импульсами по входу 17, при этом записываетс  логическа  1 в регистр 3The simultaneous appearance of an address code at input 12 and even phase at the output of converter 10 is provided by pulses at input 17, and logical 1 is written to register 3.

При этом емкость выхода  чейки 4 пам ти регистра 3 и затвора транзис- тора одного из ключей 5 обнул етс  через открытый транзистор соответствующего ключа 7 разр да, а входы 20 либо обнул ютс , либо зар жаютс  до потенциала второго выхода 19, либо переключаетс  информаци  входов 20 на второй выход 19. С прекращением действи  четного тактового импульса закрываютс  транзистор ключа 7 и со272At the same time, the output capacity of cell 4 of register 3 and the gate of the transistor of one of the keys 5 is nullified through the open transistor of the corresponding key of the 7th bit, and the inputs 20 are either nullified or charged to the potential of the second output 19, or the information of the inputs 20 to the second output 19. With the termination of the action of the even clock pulse, the switch transistor 7 and co272 are closed

ответствующий ключ 6. При этом потенциал выхода преобразовател  10 равен нулю и в одной из  чеек 4 пам ти сохран етс  зар д. С приходом нечетного тактового импульса высокого уровн  с преобразовател  11 и благодар  использованию МДП-варактора в  чейке 4 пам ти формируетс  накопление зар да: быстро открываетс  транзистор 37 и импульс управлени  поступает на затвор транзистора ключа 5, который открываетс  и коммутируетс  на первьм выход 18. Св зь входов управлени  питани  дешифратора 2 усилител  1, затворов всех транзисторов ключей 7 разр да и ключей 6 с выходами преобразователей 10, 11 и формирование соответствующих импульсов управлени  генератора 8 тактовых импульсов, фазового селектора 9 позвол ют с высокой скоростью перераспределить зар ды, что способствует увеличению быстродействи  за счет меньшени  времени переключени . При этом достигаетс  увеличение скорости нарастани  переднего и заднего фронтовthe corresponding key 6. At the same time, the output potential of the converter 10 is zero and the charge is stored in one of the 4 memory cells. With the arrival of an odd high-level clock pulse from the converter 11 and through the use of a MIS-varactor, the memory accumulates in the memory cell 4 : the transistor 37 quickly opens and the control pulse arrives at the gate of the transistor of key 5, which opens and switches to the first output 18. The power control inputs of the decoder 2 of amplifier 1, the gates of all transistors of keys 7 are connected, and keys 6 with the outputs of the converters 10, 11 and the formation of the corresponding control pulses of the generator 8 clock pulses, the phase selector 9 allows for a high rate of redistribution of the charge, which contributes to an increase in speed due to the smaller switching time. An increase in the rate of rise of the front and rear fronts is achieved.

ee

,cc

- -с 1Пл- - with 1Pl

U2()U2 ()

и:о-; ) and about-; )

раз.time.

еe

и, - амплитуда напр жени  входа управлени   чеек 4 пам ти, дешифратора 2, усилител  1 затворов транзисторов ключей 5 и 6 в известном устройстве;and, - voltage amplitude of the control input of the memory cells 4, decoder 2, gate amplifier 1 of the transistors of the keys 5 and 6 in the known device;

и - амплитуда напр жени  на этих же входах в предложенном устройстве;and - voltage amplitude at the same inputs in the proposed device;

R - сопротивление цепи перезар да в известном устрой„ Ri-HjR is the resistance of the recharge circuit in the known device “Ri-Hj

К, ---- - сопротивление этойK, ---- - the resistance of this

Iv 3 1ч Iv 3 1h

цепи в предложенном устройстве; RJ - сопротивление открытогоthe circuit in the proposed device; RJ - open resistance

транзистора ключа 7 разр даtransistor key 7 bit yes

Claims (1)

Формула изобретени Invention Formula Запоминающее устройство, содержащее входные усилители, информационные входы которых  вл ютс  адресными входами устройства, дешифратор, информационные входы которых соединены с выходами входных усилителей, регистр хранени , информационные входыA storage device containing input amplifiers, whose information inputs are the device's address inputs, a decoder, whose information inputs are connected to the outputs of the input amplifiers, a storage register, information inputs 31363136 которых соединены с выходами дешифратора , группу первых выходных ключей, управл ющие входы которых соединены с выходами регистра хранени , выходы группы первых выходных ключей соединены между собой и  вл ютс  первым выходом устройства, группу вторых выходных ключей, выходы которых соединены между собой и  вл ютс  вторым выходом устройства, выводы питани  входных усилителей, дешифратора и регистра хранени  подключены к шинам питани  устройства, отличающеес  тем, что, с целью повыше- ни  быстродействи  устройства, в него введены генератор тактовых импульсов, фазовый селектор, два преобразовател  уровней напр жени  и ключи разр да, информационные входы которых соедине- ны с выходами регистра хранени , выходы ключей разр да соединены с шиной нулевого потенциала устройства, управл ющие входы ключей разр да, группы вторых выходных ключей, дешифрато- which are connected to the outputs of the decoder, the group of first output keys, the control inputs of which are connected to the outputs of the storage register, the outputs of the group of first output keys are interconnected and are the first output of the device, the group of second output keys whose outputs are interconnected and are second The device output, the power terminals of the input amplifiers, the decoder and the storage register are connected to the device power buses, characterized in that, in order to increase the speed of the device, a generator is inserted into it clock pulse, phase selector, two voltage level converters and bit switches, whose information inputs are connected to the outputs of the storage register, bits switch outputs are connected to a device zero potential bus, control keys of the discharge keys, groups of second output keys decoded 2727 ра и входных усилителей соединены с выходом первого преобразовател  уровней напр жени , тактовый вход регистра хранени  соединен с выходом второго преобразовател  уровней напр жени , выводы питани  которого подключены к первой и второй шинам питани  выводы питани  первого.преобразовател  уровней напр жени  подключены к первой и третьей шинам питани , информационные входы преобразователей соединены с выходами фазового селектора , выводы питани  которого соединены с выводами питани  генератора тактовых импульсов и с первой и второй шинами питани , информационный вход фазового селектора  вл етс  синхронизирующим входом устройства и соединен с выходом генератора тактовых импульсов, информационные входы первой и второй групп выходных ключей соединены между собой и  вл ютс  информационньм входом устройства .Pa and the input amplifiers are connected to the output of the first voltage level converter, the clock input of the storage register is connected to the output of the second voltage level converter, the power terminals of which are connected to the first and second power lines the power terminals of the first voltage level converter are connected to the first and third buses power supply, information inputs of the transducers are connected to the outputs of the phase selector, the power pins of which are connected to the power pins of the clock generator with both the first and second The power bus, the information input of the phase selector is the synchronization input of the device and is connected to the output of the clock, the information inputs of the first and second groups of output keys are interconnected and are the information input of the device. Jt... JJt ... j rj сриг.Зrj srig.Z На Выходе гёнеротора б At the Outlet of Gunner b