SU1363426A1 - Digital frequency synthesizer - Google Patents

Abstract

Изобретение относитс  к радиотехнике . Цель изобретени  - расширение диапазона выходных частот. Цифровой синтезатор частот содержит опорный генератор (ОГ) 1, накапливающий сумматор (НС) 2, элемент задержки 3, два регистра кода частоты 5, 8, сумматор 6 кодов, мультиплексор 7. Дл  достижени  цели введены ключ 4 и удвоитель кодов 9. Импульсы с выхода on через ключ 4 проход т на тактовый вход НС 2. Импульс переполнени  с НС2 задерживаетс  элементом задержки 3. На втором выходе элемента задержки 3 по вл етс  уровень логического нул  - ключ 4 запираетс . След, импульс с выхода ОГ1 не поступает на тактовый вход НС 2 и, следовательно , не измен ет число, записанное в его регистре пам ти. Этот же импульс возвращает сигнал на втором выходе элемента задержки 3 в исходное состо ние, открываетс  ключ 4 дл  след, тактового импульса. За счет увеличени  частоты ОГ 1 частота следовани  выходных импульсов м.б. примерно в 1,3 раза вЕзПпе, чем в прототипе . 1 ил. 1.4 i (Л со О5 СО 4 Ю О5The invention relates to radio engineering. The purpose of the invention is to expand the range of output frequencies. Digital frequency synthesizer contains reference oscillator (OG) 1, accumulating adder (NS) 2, delay element 3, two registers of frequency code 5, 8, adder 6 codes, multiplexer 7. Key 4 and code doubler 9 are entered to achieve the goal. output on through key 4 is passed to clock input NS 2. An overflow pulse from HC2 is delayed by delay element 3. At the second output of delay element 3, a logic zero level appears - key 4 is locked. The trace, the pulse from the output of OG1 does not arrive at the clock input of the NS 2 and, therefore, does not change the number recorded in its memory register. The same pulse returns the signal at the second output of the delay element 3 to the initial state, the key 4 is opened for the trace, a clock pulse. By increasing the frequency of the exhaust gas, 1 the output pulse frequency can be. about 1.3 times vEzPpe than in the prototype. 1 il. 1.4 i (L with O5 CO 4 Yu O5

Description

Изобретение относитс  к радиотехнике и может быть использовано в радиопередающих и радиоприемных устройствах , а также в измерительной технике .The invention relates to radio engineering and can be used in radio transmitting and receiving devices, as well as in measurement technology.

Цель изобратени  - расширение диапазона выходных частот.The purpose of the invention is to expand the range of output frequencies.

На чертеже представлена структур- а  электрическа  схема цифрового синтезатора частот.The drawing shows the structural and electrical circuit of the digital frequency synthesizer.

Цифровой синтезатор частот содержит опорный генератор 1, накапливающий сумматор 2, элемент задержки 3, ключ 4, первый регистр 5 кода частоты , сумматор 6 кодов, мультиплексор, второй регистр 8 кода частоты, удвоитель кодов 9.The digital frequency synthesizer contains a reference oscillator 1, accumulating adder 2, delay element 3, key 4, first register 5 of the frequency code, adder 6 codes, multiplexer, second register 8 of the frequency code, code doubler 9.

Цифровой синтезатор частот работает следующим образом.Digital frequency synthesizer works as follows.

Цифровой синтезатор частот обеспеопорногоDigital frequency synthesizer

10ten

1Г1G

2020

чивает синтез из частоты f генератора 1 любой частоты сIt is synthesized from the frequency f of generator 1 of any frequency with

в диапазоне от F ливаюпщй сумматорin the range of the F Livon adder

шагом накап4° вы.максin increments of 4 ° you.max

2 имеет разр дность2 is bored

2525

3535

кодовых входов , и емкость 2 , где .code inputs, and capacity 2, where.

Такую же разр дность имеют второй регистр 8, в который записываетс  код 30The second register 8 has the same width, in which code 30 is written.

требуемой выходной частоты, required output frequency

сwith

сумматор 6 и мультиплексор 7. В первый регистр 5 записываетс  посто нный дл  данного цифрового синтезатора частот код -М.adder 6 and multiplexer 7. In the first register 5, the code -M is written constant for this digital frequency synthesizer.

В случае, „ 0. ,,5МивыBW1C о и In the case of „0. ,, 5МивBW1C о and

.ХОДКОЙ код сумматора 6 . Мультиплексор 7 коммутирует на свой выход либо код А (при логическом ну- 40 ле на входе управлени ), либо код С. Пусть в исходном состо нии на выходе накапливающего сумматора 2 логический нуль, тогда импульсы с выхода опорного генератора 1 через ключ 4 прохо- 45 д т на тактовый вход накапливающего сумматора 2 и в каждый такт число X; в регистре пам ти накапливающего сумматора 2 увеличиваетс  на величину А до тех пор, пока не произойдет пере- 50 полнение накапливающего сумматора 2. Импульс переполнени  задерживаетс  элементом задержки 3, который может быть выполнен, например, в виде триггера (не показано). На втором выходе 55 элемента задержки 3 по вл етс  уровень логического нул  - ключ 4 запираетс  , Одновременно на первом выходе элемента задержки 3 по вл етс RETURN code adder 6. Multiplexer 7 commutes to its output either code A (with a logical zero and 40 inputs at the control input) or code C. Suppose that in the initial state at the output of the accumulating adder 2 is a logical zero, then the pulses from the output of the reference oscillator 1 through the switch 4 pass through 45 d t per clock input of accumulating adder 2 and the number X in each clock; in the memory register of accumulating adder 2, is increased by the value of A until the accumulating adder 2 overflows. The overflow pulse is delayed by delay element 3, which can be performed, for example, in the form of a trigger (not shown). At the second output 55 of the delay element 3 a logic zero level appears - the key 4 is locked, at the same time at the first output of the delay element 3 appears

00

ГR

00

5five

3535

00

40 45 50 55 40 45 50 55

уровень логической единицы, с помощью которого на выход мультиплексора 7 коммутируетс  код С с выхода сумматора 6. Следующий импульс с выхода опорного генератора 1 не поступает на тактовый вход накапливающего сумматора 2 и, следовательно, не измен ет число, записанное в его регистре пам ти . Этот же импульс возвращает сигнал на втором выходе элемента задержки 3 в исходное состо ние, открываетс  ключ 4 дл  следующего тактового импульса, который осуществл ет суммирование числа X в накапливающем сумматоре 2 с числом С и одновременно возвращает первый выход элемента задержки 3 в исходное состо ние.the level of the logical unit by which code C from the output of adder 6 is switched to the output of multiplexer 7. The next pulse from the output of reference oscillator 1 does not reach the clock input of accumulating adder 2 and, therefore, does not change the number written in its memory register. The same pulse returns the signal at the second output of the delay element 3 to the initial state, opens the key 4 for the next clock pulse, which adds the number X in the accumulating adder 2 with the number C and simultaneously returns the first output of the delay element 3 to the initial state.

Введение в следующем такте после переполнени  в накапливающем сумматоре 2 числа , компенсирует отсутствие суммировани  в предыдущем такте (за счет удвоени  числа А в удвоителе кодов 9) и, позвол ет реализовать накапливающий сумматор по произвольному модулю М (за счет добавлени  числа В коды накапливающего сумматора 2 измен ютс  от В до 2). В то же врем  отсутствие одного импульса на входе накапливающего сумматора 2 позвол ет осуществить за это врем  коммутацию входов в мультиплексоре 7 и, следовательно, увеличить частоту опорного генератора 1 до. величиныThe introduction of the next cycle after overflow in the accumulating adder 2 numbers compensates for the absence of summation in the previous tact (due to doubling the number A in the code doubler 9) and allows implementing the accumulating adder modulo M (by adding the number B of the accumulating adder codes 2 vary from B to 2). At the same time, the absence of a single pulse at the input of accumulating adder 2 allows switching of the inputs in multiplexer 7 during this time and, therefore, increasing the frequency of the reference oscillator 1 to. magnitudes

.с + к .с + к

гдеWhere

о I HCo I HC

врем  задержки сигнала в  signal delay time

накапливающем сумматоре 2; - врем  задержки сигнала вaccumulating adder 2; - signal delay time

ключе 4.vein 4.

Временем t можно пренебречь, так как в большинстве случаев функции ключа 4 могут быть реализованы одновременно с функци ми накапливающего сумматора 2. Когда это невозможно, технически не сложно реализовать клю- чевание одного сигнала с малым временем задержки.The time t can be neglected, since in most cases the functions of key 4 can be implemented simultaneously with the functions of accumulating adder 2. When this is not possible, it is not technically difficult to implement the clamping of a single signal with a short delay time.

Таким образом, на втором выходе элемента задержки 3 синтезируетс  сигнал, эквивалентный сигналу на выходе переноса стандартного накапливающего сумматора 2 по модулю М. Частота следовани  выходных импульсов определ етс  кодом и может быть примерно в 1,3 ра.за выше, чем в известном синтезаторе за счетThus, at the second output of the delay element 3, a signal is synthesized equivalent to the signal at the transfer output of the standard accumulating adder 2 modulo M. The output frequency of the output pulses is determined by code and can be approximately 1.3 times higher than in the well-known synthesizer score

1363426 1363426

увеличени  частоты опорного генера-частоты, выход которого соединен с ,increasing the frequency of the reference frequency, the output of which is connected to,

тора.вторым входом мультиплексора, о т .личающийс  тем, что, с цеФо рмула изобретени  лью расширени  диапазона выходныхTorah. The second input of the multiplexer, which is characterized by the fact that, with the ceFo invention, the invention of expanding the range of output

bb

частот, введены ключ и удвоитель коЦифровой синтезатор частот, содер-дов, вход и выход которого соединеныfrequencies, key and duplicator of a digital digital frequency synthesizer are entered, frequencies of which the input and output of which are connected

жащий опорный генератор и последова-соответственно с выходом второго ретельно соединенные первый регистргистра кода частоты и с вторым вхокода частоты, сумматор кодов, мульти--JQдом сумматора кодов, сигнальный иeager reference generator and sequentially, respectively, with the output of the second, first connected, the first register of the frequency code and the second frequency input, the code adder, the multi-JQ of the code adder, the signal and

плексор, накапливающий сумматор иуправл ющий входы ключа соединеныplexor, accumulating adder and controlling key inputs are connected

элемент задержки, первый выход и так-соответственно с выходом опорногоthe delay element, the first output and so, respectively, with the output of the reference

товый вход которого подключены соот-генератора и с вторым выходом элеменветственно к управл ющему входу нуль-та задержки, а выход ключа соединенThe input of which is connected to the corresponding generator and to the second output is elemenativno to the control input of the zero delay, and the output of the key is connected

типлексора и к выходу опорного гене- 15с тактовым входом накапливающего сумратора , а также второй регистр кодаматора.the typelexer and to the output of the reference gene-15 with clock input of the accumulating adder, as well as the second register of the encoder.

Claims (1)

Фо‘р му л а изобретенияClaim Цифровой синтезатор частот, содержащий опорный генератор и последовательно соединенные первый регистр кода частоты, сумматор кодов, мультиплексор , накапливающий сумматор и элемент задержки, первый выход и тактовый вход которого подключены соответственно к управляющему входу мультиплексора и к выходу опорного генератора, а также второй регистр кода частоты, выход которого соединен с . вторым входом мультиплексора, отличающийся тем, что, с целью расширения диапазона выходных частот, введены ключ и удвоитель кодов, вход и выход которого соединены соответственно с выходом второго регистра кода частоты и с вторым входом сумматора кодов, сигнальный и управляющий входы ключа соединены соответственно с выходом опорного генератора и с вторым выходом элемента задержки, а выход ключа соединен с тактовым входом накапливающего сумматора.A digital frequency synthesizer comprising a reference oscillator and a series-connected first register of a frequency code, an adder of codes, a multiplexer accumulating an adder and a delay element, the first output and clock input of which are connected respectively to the control input of the multiplexer and to the output of the reference oscillator, as well as a second register of the frequency code whose output is connected to. the second input of the multiplexer, characterized in that, in order to expand the range of output frequencies, a key and a code doubler are introduced, the input and output of which are connected respectively to the output of the second frequency code register and to the second input of the code adder, the signal and control inputs of the key are connected respectively to the output reference generator and with the second output of the delay element, and the output of the key is connected to the clock input of the accumulating adder.