SU1356207A1 - Frequency-to-code converter - Google Patents
Frequency-to-code converter Download PDFInfo
- Publication number
- SU1356207A1 SU1356207A1 SU853988246A SU3988246A SU1356207A1 SU 1356207 A1 SU1356207 A1 SU 1356207A1 SU 853988246 A SU853988246 A SU 853988246A SU 3988246 A SU3988246 A SU 3988246A SU 1356207 A1 SU1356207 A1 SU 1356207A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- output
- bus
- code
- outputs
- Prior art date
Links
Landscapes
- Complex Calculations (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
Изобретение относитс к области импульсной техники и может быть использовано дл -сопр жени цифровых вычислительных машин с объектами управлени , частотными датчиками в системах моделировани и управлени . Цель изобретени - расширение области использовани преобразовател за счет увеличени диапазона преобразуемых частот. Преобразователь содержит генератор 1 тактовых импульсов, управл емый делитель 2 частоты, распределитель .3 импульсов, блоки 4, 5 синхронизации , элемент И 6, выходную шину 7 готовности, входную информационную шину 8, управл емый элемент 9 задержки , реверсивный счетчик 10, RS- триггер 11, элемент ИЛИ 12, элемент И 13, регистр 14 сДвига, выходную шину 15 мантиссы кода, входную шину 16 сброса, шифратор 17 и выходную шину 18 пор дка кода. В преобразователе на основе непрерывного анализа состо ни реверсивного счетчика перестраиваетс управл емый элемент задержки , задаюш €й интервал преобразовани таким образом, чтобы в реверсивном счетчике заполн лось максимальное число разр дов при меньшем числе переполнений, что позвол ет увеличить максимальную частоту преобразовани без снижени точности, причем возможность считывани мантиссы и пор дка выходного кода определ етс сигналом готовности, вырабатываемым после окончани переходных процессов преобразовани . 1 ил. 5- $ (Л со сд О5 юThe invention relates to the field of impulse technology and can be used for the interfacing of digital computers with control objects, frequency sensors in modeling and control systems. The purpose of the invention is to expand the range of use of the converter by increasing the range of convertible frequencies. The converter contains 1 clock pulse generator, controlled frequency divider 2, pulse distributor .3, synchronization blocks 4, 5, And 6 element, readiness output bus 7, input information bus 8, controlled delay element 9, reversible counter 10, RS trigger 11, element OR 12, element AND 13, register 14 with Shift, output bus 15 of the mantissa code, input bus 16 reset, encoder 17 and output bus 18 in order of code. In the converter, based on the continuous analysis of the state of the reversible counter, the controlled delay element is rebuilt, setting the conversion interval so that the reversible counter fills the maximum number of bits with a smaller number of overflows, which allows to increase the maximum conversion frequency without reducing the accuracy moreover, the ability to read the mantissa and the order of the output code is determined by the readiness signal generated after the end of the transients of the conversion. 1 il. 5- $ (L with sd O5 yu
Description
Изобретение относитс к импульсно технике и может быть использовано дл сопр жени цифровых вычислительных машин с объектами управлени , частотными датчиками в системах моделировани и управлени .The invention relates to a pulse technique and can be used to interface digital computers with control objects, frequency sensors in modeling and control systems.
Цель изобретени - расширение области использовани за счет увеличени диапазона преобразуемых частот.The purpose of the invention is to expand the range of use by increasing the range of convertible frequencies.
Преобразователь содержит генератор 1 тактовых импульсов, з правл е- мый делитель 2 частоты, распределитель 3 импульсов, блоки 4 и 5 синхронизации , элемент И 6, выходную шину 7 готовности, входную информационную шину 8, управл емый элемент 9 задержки, реверсивный счетчик 10, RS-триггер 11, элемент ИЛИ -12, элемент И 13, регистр 14 сдвига, выходную шину 15 мантиссы кода, входную ;шину 16 сброса, шифратор 17 и выходную шину 18 пор дка кода.The converter contains 1 clock pulse generator, 2 frequency divider, 2 pulse distributor, synchronization blocks 4 and 5, And 6 element, readiness output bus 7, input information bus 8, controllable delay element 9, reversible counter 10, RS flip-flop 11, the element OR -12, the element And 13, the shift register 14, the output bus 15 of the code mantissa, the input; the reset bus 16, the encoder 17, and the output bus 18 are in the order of the code.
Преобразователь работает следующим образом.The Converter operates as follows.
Перед началом работы преобразователь устанавливаетс в исходное состо ние подачей по шине 16 сигнала Сброс. При этом через элемент ИЛИ 12 устанавливаетс в ноль триггер 11 счетчик 10, элемент 9 задержки и все разр ды регистра 14, кроме среднего.Before starting operation, the converter is reset to the initial state by applying a Reset signal over bus 16. In this case, through the OR element 12, the trigger 11, the counter 10, the delay element 9, and all bits of the register 14, except the average, are set to zero.
По шине 8 на второй вход первого блока 4 синхронизации и информационный вход элемента 9 задержки поступают импульсы входной частоты. Блоки 4 и 5 синхронизируют и разнос т во времени моменты поступлени импульсо входной частоты на суммируюпщй и вычитающий входы счетчика 10, На суммирующий вход счетчика 10 импульсы начинают поступать сразу после подач входной частоты по шин е 8, а на вычитающий вход - спуст врем , определ емое задержкой элемента 9. Первы импульсом с выхода блока 5 устанав ливаетс в единицу триггер 11, нулевой потенциал с инверсного выхода которого открывает элемент И 13, а сигналом с пр мого выхода открываетс элемент И 6, За врем , прошедшее между по влением первых импульсов на суммирующем и вычитающем входах счетчика 10, в счетчике накопитс число, пр мо пропорциональное значению входной частоты. При неизменной вход ной частоте на шине В код в счетчике будет также неизменным с точностью до младшего разр да. Это объ сн етс Bus 8 to the second input of the first synchronization unit 4 and the information input of the delay element 9 receives input frequency pulses. Blocks 4 and 5 synchronize and distribute in time the moments of arrival of the input frequency impulses to the summing and subtracting inputs of counter 10. At the summing input of counter 10, the pulses start to flow immediately after the input frequency feeds over the bus e 8, and to the subtracting input - after the time determined element 9. The first pulse from the output of block 5 is set to one trigger 11, the zero potential from the inverse output of which opens element 13 and the signal from the direct output opens element 6, For the time elapsed between of the first pulses on the summing and subtracting inputs of counter 10, a number is accumulated in the counter that is directly proportional to the value of the input frequency. If the input frequency on the bus B is constant, the code in the meter will also be the same up to the least significant bit. This is explained by
10ten
1515
2020
2525
5555
30thirty
3535
4040
5050
поочередным поступлением импульсов на вычитающий и суммирующий входы счетчика 10. При изменении входной частоты пропорционально изменитс содержимое счетчика 10 за счет ..инерционности управл емого элемента задержки . Начальное значение задержки определ етс частотой импульсов, поступающих с выхода делител 2 частоты . При этом коэффициент делени определ етс кодом, хранимым в регистре 14. Указанное справедливо при отсутствии переполнени счетчика 10 и при наличии хот бы одного из mстарших установленного в единицу разр да счетчика, т.е. перва значаща цифра отлична от нул . При переполнении счетчика 10 на его выходе по вл етс сигнал, который через элемент ИЛИ 12 сбрасывает триггер 11, обнул ет счетчик 10, элемент задержки и сдвигает содержимое регистра 14 на m разр дов вправо (в сторону младших разр дов). При этом коэффициент делени делител 2 частоты уменьшаетс в К 2 раз, а частота импульсов на управл ющем входе элемента 9 задержки увеличиваетс в К раз. Преобразователь продолжает работать так, как после подачи сигнала Сброс по шине 16. Такой итерационный процесс продолжаетс до тех пор, пока старший разр д счетчика не станет равным нулю. При этом сигнал Готовность на шине 7 еще не по вл етс . Если в результате счета импульсов входной частоты перва значаща цифра (т разр ды) равна нулю, то срабатывает элемент И 13, анализирующий равенство нулю га разр дов счетчика 10. Через элемент ИЛИ 12 сбрасываетс триггер 11, счетчик 10, обнул етс цифрова лини 9 задержки и производитс сдвиг содержимого регистра 14 на m разр дов влево (в сто- рону старших разр дов). При этом коэффициент делени делител 2 частоты увеличиваетс в К раз, частота импульсов на управл ющем входе цифровой линии 9 задержки уменьшаетс в К раз, следовательно, в К раз увеличиваетс величина задержки.successive arrival of pulses to the subtracting and summing inputs of counter 10. When the input frequency changes, the contents of counter 10 will proportionally change due to the inertia of the controlled delay element. The initial value of the delay is determined by the frequency of the pulses coming from the output of divider 2 frequency. In this case, the division factor is determined by the code stored in register 14. This is true if there is no overflow of counter 10 and if there is at least one of the oldest counters installed in the unit, i.e. The first significant digit is non-zero. When counter 10 overflows, a signal appears at its output, which through the OR element 12 resets the trigger 11, zeroes the counter 10, the delay element and shifts the contents of register 14 by m bits to the right (in the direction of the lower bits). At the same time, the division factor of the divider 2 frequency decreases K 2 times, and the frequency of the pulses at the control input of delay element 9 increases K times. The converter continues to operate as after the signal has been given. Resetting on bus 16. This iteration process continues until the high-order counter becomes zero. In this case, the Ready signal on bus 7 has not yet appeared. If, as a result of the input frequency pulse counting, the first significant digit (t bits) is equal to zero, then element 13 triggers, analyzing the equality of zero bits of counter 10. The trigger 11, counter 10, null digital delay line 9 is reset through element OR 12 and the contents of register 14 are shifted by m bits to the left (towards the higher bits). At the same time, the division ratio of the divider 2 frequency increases K times, the frequency of the pulses at the control input of the digital delay line 9 decreases K, therefore, the K delay increases.
Такой процесс продолжаетс до тех пор, пока перва значаща цифра не станет отличной от нул .This process continues until the first significant figure becomes non-zero.
Мантисса кода снимаетс с шины 15, а код пор дка - с выхода шифратора 17 в виде дополнительного двоичного кода. Сигналом об окончании преобразовани и возможности считывани код вл етс сигнал Готовность на шине 7, который выдаетс после окончани всех переходных процессов в пре- образов ателе по импульсу с третьего выхода распределител 3 импульсов при наличии на первом входе элемента И 6 единичного сигнала с выхода триггера 11.The mantissa of the code is removed from the bus 15, and the order code from the output of the encoder 17 as an additional binary code. The signal of the end of the conversion and the readability of the code is the Ready signal on bus 7, which is output after all transients in the converter have completed a pulse from the third output of the distributor 3 pulses when there is a single signal from the output of trigger 11 .
Дл обеспечени заданной точности преобразовани частота импульсов на выходах распределител 3 импульсов f 2 FTo ensure a given conversion accuracy, the pulse frequency at the outputs of the 3 pulse distributor f 2 F
входной не 8.input is not 8.
Разр дность управл емого элемента 9 задержки определ етс выражением:The width of the controllable delay element 9 is determined by the expression:
макс - максимальноеmax - max
значение частоты на шиL , (2 - 1)Frequency value for LI, (2 - 1)
FrFr
Рмакс Rmax
где п - разр дность мантиссы входногоwhere n is the input mantissa size
кода, бит, Р - разр дность пор дка выходно- code, bit, P is the order of the output
го кода, 6HTjgo code, 6HTj
F - частота импульсов генератора 1, Гц.F is the frequency of the pulse generator 1, Hz.
Claims (1)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU853988246A SU1356207A1 (en) | 1985-12-09 | 1985-12-09 | Frequency-to-code converter |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU853988246A SU1356207A1 (en) | 1985-12-09 | 1985-12-09 | Frequency-to-code converter |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1356207A1 true SU1356207A1 (en) | 1987-11-30 |
Family
ID=21209391
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU853988246A SU1356207A1 (en) | 1985-12-09 | 1985-12-09 | Frequency-to-code converter |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1356207A1 (en) |
-
1985
- 1985-12-09 SU SU853988246A patent/SU1356207A1/en active
Non-Patent Citations (1)
Title |
---|
Новицкий П.В. и-др. Цифровые приборы с частотными датчиками. Л.: Энерги , 1970, с. 230, рис. 9-2. Авторское свидетельство СССР № 1112551, кл. Н 03 М 1/60, 1983. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US3609326A (en) | Counting apparatus and method using separate counters for reference and unknown signal | |
US3624517A (en) | Circuit arrangement for making spaces in a pulse train more nearly uniform | |
SU1356207A1 (en) | Frequency-to-code converter | |
US3928797A (en) | Circuit for converting a frequency into a binary number | |
SU1381419A1 (en) | Digital time interval counter | |
SU1267286A1 (en) | Digital phase meter | |
RU1775854C (en) | Controlled pulse recurrence frequency divider | |
SU1485223A1 (en) | Multichannel data input unit | |
SU982002A1 (en) | Multiplicating-dividing device | |
SU1163334A1 (en) | Device for calculating ratio of time intervals | |
SU1471148A1 (en) | Digital phase-frequency meter | |
SU1100577A1 (en) | Phase-to-code converter | |
SU1427571A2 (en) | Frequency digitizer | |
SU463234A1 (en) | Device for dividing cycle time into fractional number of intervals | |
SU1509886A1 (en) | Frequency multiplication device | |
SU1037258A1 (en) | Device for determination of number of ones in binary code | |
SU1206954A1 (en) | Frequency divider with variable countdown | |
SU1261108A1 (en) | Pulse repetition frequency divider with variable countdown | |
SU1422172A1 (en) | Digital frequency meter | |
RU2616877C1 (en) | Digital generator of harmonic signals | |
SU1231595A1 (en) | Digital multiplier of frequency of periodic signals | |
SU550635A1 (en) | Pulse frequency multiplying device | |
SU1709310A1 (en) | Frequency multiplier | |
SU1554142A1 (en) | Frequency-to-code converter | |
SU894847A1 (en) | Pulse repetition frequency multiplier |