SU1356207A1 - Frequency-to-code converter - Google Patents

Abstract

Изобретение относитс  к области импульсной техники и может быть использовано дл -сопр жени  цифровых вычислительных машин с объектами управлени , частотными датчиками в системах моделировани  и управлени . Цель изобретени  - расширение области использовани  преобразовател  за счет увеличени  диапазона преобразуемых частот. Преобразователь содержит генератор 1 тактовых импульсов, управл емый делитель 2 частоты, распределитель .3 импульсов, блоки 4, 5 синхронизации , элемент И 6, выходную шину 7 готовности, входную информационную шину 8, управл емый элемент 9 задержки , реверсивный счетчик 10, RS- триггер 11, элемент ИЛИ 12, элемент И 13, регистр 14 сДвига, выходную шину 15 мантиссы кода, входную шину 16 сброса, шифратор 17 и выходную шину 18 пор дка кода. В преобразователе на основе непрерывного анализа состо ни  реверсивного счетчика перестраиваетс  управл емый элемент задержки , задаюш €й интервал преобразовани  таким образом, чтобы в реверсивном счетчике заполн лось максимальное число разр дов при меньшем числе переполнений, что позвол ет увеличить максимальную частоту преобразовани  без снижени  точности, причем возможность считывани  мантиссы и пор дка выходного кода определ етс  сигналом готовности, вырабатываемым после окончани  переходных процессов преобразовани . 1 ил. 5- $ (Л со сд О5 юThe invention relates to the field of impulse technology and can be used for the interfacing of digital computers with control objects, frequency sensors in modeling and control systems. The purpose of the invention is to expand the range of use of the converter by increasing the range of convertible frequencies. The converter contains 1 clock pulse generator, controlled frequency divider 2, pulse distributor .3, synchronization blocks 4, 5, And 6 element, readiness output bus 7, input information bus 8, controlled delay element 9, reversible counter 10, RS trigger 11, element OR 12, element AND 13, register 14 with Shift, output bus 15 of the mantissa code, input bus 16 reset, encoder 17 and output bus 18 in order of code. In the converter, based on the continuous analysis of the state of the reversible counter, the controlled delay element is rebuilt, setting the conversion interval so that the reversible counter fills the maximum number of bits with a smaller number of overflows, which allows to increase the maximum conversion frequency without reducing the accuracy moreover, the ability to read the mantissa and the order of the output code is determined by the readiness signal generated after the end of the transients of the conversion. 1 il. 5- $ (L with sd O5 yu

Description

Изобретение относитс  к импульсно технике и может быть использовано дл  сопр жени  цифровых вычислительных машин с объектами управлени , частотными датчиками в системах моделировани  и управлени .The invention relates to a pulse technique and can be used to interface digital computers with control objects, frequency sensors in modeling and control systems.

Цель изобретени  - расширение области использовани  за счет увеличени  диапазона преобразуемых частот.The purpose of the invention is to expand the range of use by increasing the range of convertible frequencies.

Преобразователь содержит генератор 1 тактовых импульсов, з правл е- мый делитель 2 частоты, распределитель 3 импульсов, блоки 4 и 5 синхронизации , элемент И 6, выходную шину 7 готовности, входную информационную шину 8, управл емый элемент 9 задержки, реверсивный счетчик 10, RS-триггер 11, элемент ИЛИ -12, элемент И 13, регистр 14 сдвига, выходную шину 15 мантиссы кода, входную ;шину 16 сброса, шифратор 17 и выходную шину 18 пор дка кода.The converter contains 1 clock pulse generator, 2 frequency divider, 2 pulse distributor, synchronization blocks 4 and 5, And 6 element, readiness output bus 7, input information bus 8, controllable delay element 9, reversible counter 10, RS flip-flop 11, the element OR -12, the element And 13, the shift register 14, the output bus 15 of the code mantissa, the input; the reset bus 16, the encoder 17, and the output bus 18 are in the order of the code.

Преобразователь работает следующим образом.The Converter operates as follows.

Перед началом работы преобразователь устанавливаетс  в исходное состо ние подачей по шине 16 сигнала Сброс. При этом через элемент ИЛИ 12 устанавливаетс  в ноль триггер 11 счетчик 10, элемент 9 задержки и все разр ды регистра 14, кроме среднего.Before starting operation, the converter is reset to the initial state by applying a Reset signal over bus 16. In this case, through the OR element 12, the trigger 11, the counter 10, the delay element 9, and all bits of the register 14, except the average, are set to zero.

По шине 8 на второй вход первого блока 4 синхронизации и информационный вход элемента 9 задержки поступают импульсы входной частоты. Блоки 4 и 5 синхронизируют и разнос т во времени моменты поступлени  импульсо входной частоты на суммируюпщй и вычитающий входы счетчика 10, На суммирующий вход счетчика 10 импульсы начинают поступать сразу после подач входной частоты по шин е 8, а на вычитающий вход - спуст  врем , определ емое задержкой элемента 9. Первы импульсом с выхода блока 5 устанав ливаетс  в единицу триггер 11, нулевой потенциал с инверсного выхода которого открывает элемент И 13, а сигналом с пр мого выхода открываетс  элемент И 6, За врем , прошедшее между по влением первых импульсов на суммирующем и вычитающем входах счетчика 10, в счетчике накопитс  число, пр мо пропорциональное значению входной частоты. При неизменной вход ной частоте на шине В код в счетчике будет также неизменным с точностью до младшего разр да. Это объ сн етс Bus 8 to the second input of the first synchronization unit 4 and the information input of the delay element 9 receives input frequency pulses. Blocks 4 and 5 synchronize and distribute in time the moments of arrival of the input frequency impulses to the summing and subtracting inputs of counter 10. At the summing input of counter 10, the pulses start to flow immediately after the input frequency feeds over the bus e 8, and to the subtracting input - after the time determined element 9. The first pulse from the output of block 5 is set to one trigger 11, the zero potential from the inverse output of which opens element 13 and the signal from the direct output opens element 6, For the time elapsed between of the first pulses on the summing and subtracting inputs of counter 10, a number is accumulated in the counter that is directly proportional to the value of the input frequency. If the input frequency on the bus B is constant, the code in the meter will also be the same up to the least significant bit. This is explained by

10ten

1515

2020

2525

5555

30thirty

3535

4040

5050

поочередным поступлением импульсов на вычитающий и суммирующий входы счетчика 10. При изменении входной частоты пропорционально изменитс  содержимое счетчика 10 за счет ..инерционности управл емого элемента задержки . Начальное значение задержки определ етс  частотой импульсов, поступающих с выхода делител  2 частоты . При этом коэффициент делени  определ етс  кодом, хранимым в регистре 14. Указанное справедливо при отсутствии переполнени  счетчика 10 и при наличии хот  бы одного из mстарших установленного в единицу разр да счетчика, т.е. перва  значаща  цифра отлична от нул . При переполнении счетчика 10 на его выходе по вл етс  сигнал, который через элемент ИЛИ 12 сбрасывает триггер 11, обнул ет счетчик 10, элемент задержки и сдвигает содержимое регистра 14 на m разр дов вправо (в сторону младших разр дов). При этом коэффициент делени  делител  2 частоты уменьшаетс  в К 2 раз, а частота импульсов на управл ющем входе элемента 9 задержки увеличиваетс  в К раз. Преобразователь продолжает работать так, как после подачи сигнала Сброс по шине 16. Такой итерационный процесс продолжаетс  до тех пор, пока старший разр д счетчика не станет равным нулю. При этом сигнал Готовность на шине 7 еще не по вл етс . Если в результате счета импульсов входной частоты перва  значаща  цифра (т разр ды) равна нулю, то срабатывает элемент И 13, анализирующий равенство нулю га разр дов счетчика 10. Через элемент ИЛИ 12 сбрасываетс  триггер 11, счетчик 10, обнул етс  цифрова  лини  9 задержки и производитс  сдвиг содержимого регистра 14 на m разр дов влево (в сто- рону старших разр дов). При этом коэффициент делени  делител  2 частоты увеличиваетс  в К раз, частота импульсов на управл ющем входе цифровой линии 9 задержки уменьшаетс  в К раз, следовательно, в К раз увеличиваетс  величина задержки.successive arrival of pulses to the subtracting and summing inputs of counter 10. When the input frequency changes, the contents of counter 10 will proportionally change due to the inertia of the controlled delay element. The initial value of the delay is determined by the frequency of the pulses coming from the output of divider 2 frequency. In this case, the division factor is determined by the code stored in register 14. This is true if there is no overflow of counter 10 and if there is at least one of the oldest counters installed in the unit, i.e. The first significant digit is non-zero. When counter 10 overflows, a signal appears at its output, which through the OR element 12 resets the trigger 11, zeroes the counter 10, the delay element and shifts the contents of register 14 by m bits to the right (in the direction of the lower bits). At the same time, the division factor of the divider 2 frequency decreases K 2 times, and the frequency of the pulses at the control input of delay element 9 increases K times. The converter continues to operate as after the signal has been given. Resetting on bus 16. This iteration process continues until the high-order counter becomes zero. In this case, the Ready signal on bus 7 has not yet appeared. If, as a result of the input frequency pulse counting, the first significant digit (t bits) is equal to zero, then element 13 triggers, analyzing the equality of zero bits of counter 10. The trigger 11, counter 10, null digital delay line 9 is reset through element OR 12 and the contents of register 14 are shifted by m bits to the left (towards the higher bits). At the same time, the division ratio of the divider 2 frequency increases K times, the frequency of the pulses at the control input of the digital delay line 9 decreases K, therefore, the K delay increases.

Такой процесс продолжаетс  до тех пор, пока перва  значаща  цифра не станет отличной от нул .This process continues until the first significant figure becomes non-zero.

Мантисса кода снимаетс  с шины 15, а код пор дка - с выхода шифратора 17 в виде дополнительного двоичного кода. Сигналом об окончании преобразовани  и возможности считывани  код  вл етс  сигнал Готовность на шине 7, который выдаетс  после окончани  всех переходных процессов в пре- образов ателе по импульсу с третьего выхода распределител  3 импульсов при наличии на первом входе элемента И 6 единичного сигнала с выхода триггера 11.The mantissa of the code is removed from the bus 15, and the order code from the output of the encoder 17 as an additional binary code. The signal of the end of the conversion and the readability of the code is the Ready signal on bus 7, which is output after all transients in the converter have completed a pulse from the third output of the distributor 3 pulses when there is a single signal from the output of trigger 11 .

Дл  обеспечени  заданной точности преобразовани  частота импульсов на выходах распределител  3 импульсов f 2 FTo ensure a given conversion accuracy, the pulse frequency at the outputs of the 3 pulse distributor f 2 F

входной не 8.input is not 8.

Разр дность управл емого элемента 9 задержки определ етс  выражением:The width of the controllable delay element 9 is determined by the expression:

макс - максимальноеmax - max

значение частоты на шиL , (2 - 1)Frequency value for LI, (2 - 1)

FrFr

Рмакс  Rmax

где п - разр дность мантиссы входногоwhere n is the input mantissa size

кода, бит, Р - разр дность пор дка выходно- code, bit, P is the order of the output

го кода, 6HTjgo code, 6HTj

F - частота импульсов генератора 1, Гц.F is the frequency of the pulse generator 1, Hz.

Claims (1)

Формула изобретени  Invention Formula Преобразователь частоты в код, содержащий реверсивный счетчик, распределитель импульсов, первый и второй выходы которого соединены с первымиThe frequency converter in the code containing the reversible counter, pulse distributor, the first and second outputs of which are connected to the first входами первого и второго блоков синхронизации соответственно, а вход соединен с выходом генератора тактовых импульсов, второй вход второго блока синхронизации соединен с выходом элемента задержки, элемент ИЛИ и два элемента И, отличающи й- с   тем, что, с целью расширени  области использовани  за счет увеличени  диапазона преобразуемых частот, . рого элемента И, второй вход которов него введены управл емый делитель частоты, регистр сдвига, шифратор и RS-триггер, а элемент задержки выполнен управл емым, причем п информаци- . онных выходов реверсивного счетчикаthe inputs of the first and second synchronization blocks, respectively, and the input is connected to the output of the clock pulse generator; the second input of the second synchronization block is connected to the output of the delay element, the OR element, and two AND elements that differ from increasing the frequency conversion range,. And, the second input of which is entered, a controlled frequency divider, a shift register, an encoder and an RS flip-flop, and the delay element is controlled, with n information. on-line reversible counter outputs Редактор А.ЛежнинаEditor A.Lezhnina го соединен с третьим выходом распре- iделител  импульсов, а выход  вл етс  I выходной шиной готовности преобразо- |вател , выходы шифратора  вл ютс It is connected to the third output of the pulse distributor, and the output is the I output bus of the converter's readiness, the encoder's outputs are .выходной шиной пор дка кода.Output bus order code. Составитель З.МоисеенкоCompiled by Z. Moiseenko Техред А.Кравчук Корректор А.ОбручарTehred A. Kravchuk Proofreader A. Obruchar -Заказ 5811/54 Тираж 900Подписное- Order 5811/54 Circulation 900 Subscription ВНИИПИ Государственного комитета СССРVNIIPI USSR State Committee по делам изобретений и открытий 113035, Москва, Ж-35, Раушска  наб., д. А/5for inventions and discoveries 113035, Moscow, Zh-35, Raushsk nab., d. A / 5 Производственно-полиграфическое предпри тие, г. Ужгород, ул. Проектна , .4Production and printing company, Uzhgorod, st. Design, .4 00 5five 00 5five 00 5five 00  вл ютс  выходной шиной мантиссы кода (где п - разр дность мантиссы выходного кода), выход переполнени  соединен с первым инверсным входом первого элемента И, первым входом элемента ИЛИ и входом сдвига вправо регистра сдвига, суммируюш нй и вычитающий входы реверсивного счетчика соединены с выходами первого и второго блоков синхронизации соответственно , установочный вход объединен с R-входом RS-триггера и установочным входом управл емого элемента задержки и соединен с выходом элемента ИЛИ, информационньш вход управл емого элемента.задержки объединен с вторым входом первого блока синхронизации и  вл етс  входной информационной шиной , а управл ющие входы соединены с соответствуюш ми выходами управл емого делител  частоты, информационный вход которого соединен с выходом генератора тактовых импульсов, а уп- равл юш е входы объединены с соответствующими входами шифратора и соединены с соответствующими выходами регистра сдвига, установочный вход которого объединен с вторым входом элемента ИЛИ и  вл етс  входной шиной сброса преобразовател , а вход сдвига влево объединен с третьим входом элемента ИЛИ и соединен с выходом первого элемента И, вторые инверсные входы которого соединены с ш выходами старших разр дов из п информационных выходов реверсивного счетчика (т log 2, где К - основание используемой сиЬтемы счислени ), а третий инверсный вход соединен с инверсным выходом RS-триггера, S- вход которого соединен с выходом второго блока синхронизации, а пр мой выход соединен с первым входом втоare the output bus of the code mantissa (where n is the output mantissa size of the output code), the overflow output is connected to the first inverse input of the first element AND, the first input of the OR element and the shift input to the right of the shift register, the summing and subtracting inputs of the reverse counter are connected to the outputs of the first and the second synchronization block, respectively, the setup input is combined with the R-input of the RS flip-flop and the setup input of the controlled delay element and connected to the output of the OR element, the information input of the controlled element. The holders are combined with the second input of the first synchronization unit and are the input information bus, and the control inputs are connected to the corresponding outputs of the controlled frequency divider, whose information input is connected to the output of the clock generator, and the control inputs are combined with the corresponding inputs the encoder and connected to the corresponding outputs of the shift register, the setup input of which is combined with the second input of the OR element and is the input bus of the converter, and the shift input to the left is about single with the third input of the OR element and connected to the output of the first element AND, the second inverse inputs of which are connected to the w outputs of the highest bits of the n information outputs of the reversible counter (log 2, where K is the base of the numbering system used) and the third inverse input is connected with the inverse output of the RS flip-flop, the S input of which is connected to the output of the second synchronization unit, and the direct output connected to the first input of the second