SU1352482A1 - Frequency multiplier - Google Patents

Abstract

Изобретение относитс  к области вычислительной техники и может быть использовано при построении устройств обработки сигналов частотных датчиков. Цель изобретени  - повышение точности умножител . Предложен:ный умножитель содержит генератор 1 тактовых импульсов, первый управл емый делитель частоты, сЧетчик 3, элемент 4 задержки, информационный вход 5, первый мультиплексор 6, элемент ИЛИ 7, регистр 8, второй управл емый делитель 9 частоты, второй мультиплексор 10, схему 11 сравнени , шину 12 введени  поправки, сумматор 13 и триггер 14 с соответствующими св з ми. Умножитель осуществл ет перемножение входного частотного сигнала , поступающего на информационный вход, на коэффициент, записанный в первый управл емый делитель частоты, осуществл   поправку коэффициента умножени  при уменьшении часто-ш входного сигнала. 1 шт. W со ел го 00The invention relates to the field of computing and can be used in the construction of devices for processing signals of frequency sensors. The purpose of the invention is to increase the accuracy of the multiplier. The proposed: multiplier contains 1 clock pulse generator, the first controlled frequency divider, counter 3, delay element 4, information input 5, first multiplexer 6, element OR 7, register 8, second controlled frequency divider 9, second multiplexer 10, circuit 11 comparisons, amendment bus 12, adder 13 and trigger 14 with corresponding connections. The multiplier multiplies the input frequency signal arriving at the information input by the factor recorded in the first controlled frequency divider, correcting the multiplication factor while decreasing the frequency of the input signal. 1 PC. W w ate th 00

Description

10ten

2525

Изобретение относитс  к вычислительной технике и может быть исполь- .зовано при построении устройств обработки сигналов частотных датчиков.The invention relates to computing and can be used in the construction of devices for processing signals of frequency sensors.

Цель изобретени  - повышение точ- ности умножител .The purpose of the invention is to increase the accuracy of the multiplier.

На чертеже представлена функциональна  схема предлагаемого умножител  частоты.The drawing shows the functional diagram of the proposed frequency multiplier.

Умножитель содерлсит генератор 1 тактовых импульсов, первый управл е- мьш делитель . частоты, счетчик 3, элемент 4 задержки, информационный вход 3, первый мультиплексор 6, элемент ШШ 7, регистр 8, второй управл емый делитель 9 частоты, второй мультиплексор 10, схему 11 сравнени  шину 12 введени  поправки, сумматорThe multiplier contains 1 clock pulse generator, the first control is a divider. frequency, counter 3, delay element 4, information input 3, first multiplexer 6, element SHIII 7, register 8, second controllable frequency divider 9, second multiplexer 10, comparison circuit 11 correction amendment bus 12, adder

13,триггер 14, причем выход генератора 1 тактовых импульсов соединен с информационными входами первого и второго управл емых делителей 2 и 9 частоты и с тактовым входом триггера13, trigger 14, with the output of the clock pulse generator 1 connected to the information inputs of the first and second controlled dividers 2 and 9 of the frequency and with the clock input of the trigger

14.Выход первого управл емого дели- тел  2 частоты соединен со счетным14. The output of the first controlled splitter 2 frequency is connected to the counting

входом счетчика 3, разр дные выходы которого соединены соответственно с входами первых групп схемы 11 сравнени  и первого, второго мультиплексоров 6 и 10, вход установки в О счетчика 3 соединен с выходами элемента 4 задержки, вход которого соединен с информационным входом умножител  , с первым входом элемента ИЛИ 7 и с управл ющим входом первого мультиплексора 6, разр дные выходы которого- соединены соответственно .с информационными входами регистра 8, разр дные выходы которого соединены соответственно с установочными входами второго управл емого делител  9 частоты и с входами второй группы второго мультиплексора 10, разр дные выходы которого соединены соответственно с входами первой группы сумматора 13, входы второй группы которо- го соединены соответственно с шиной . 12 введени  поправки, разр дные выходы сумматора 13 соединены соответственно с входами вторых групп первого мультиплексора 6 и схемы 11 сравнени , выход которой соединен с информационным входом триггера 14, выход которого соединен с вторым входом gg элемента ИЛИ 7 и с управл ющим входом второго мультиплексора 10, выход элемента ИЛИ 7 соединен с входом разрешени  записи регистра 8, выход вто15 the input of the counter 3, the bit outputs of which are connected respectively to the inputs of the first groups of the comparison circuit 11 and the first, second multiplexers 6 and 10, the input of the installation in O of the counter 3 is connected to the outputs of the delay element 4, the input of which is connected to the information input of the multiplier, to the first input the element OR 7 and with the control input of the first multiplexer 6, the bit outputs of which are connected respectively to the information inputs of the register 8, the bit outputs of which are connected respectively to the setup inputs of the second pack Aulus emogo frequency divider 9 and to the inputs of the second group of second multiplexer 10, The discharge outlets are connected respectively to the inputs of the first adder group 13, the inputs of the second group which are respectively connected to the bus. 12, the bit outputs of the adder 13 are connected respectively to the inputs of the second groups of the first multiplexer 6 and comparison circuit 11, the output of which is connected to the information input of the trigger 14, the output of which is connected to the second input gg of the element OR 7 and to the control input of the second multiplexer 10 , the output of the element OR 7 is connected to the input of the write enable register 8, the output is 15

20 20

30thirty

3535

4040

4545

5050

рого управл емого делител  9 частоты соединен с выходом умножител ,the controlled frequency divider 9 is connected to the output of the multiplier,

Умножитель работает следующим образом .The multiplier works as follows.

Импульсы генератора 1 с частотой следовани  F непрерывно поступают на делитель 2 частоты, коэффициент делени  которого устанавливаетс  равным коэффициенту умножени  устройства- -К. Частота следовани  импульсов, поступаю1 1их на вход счетчика 3, равна F F(5/K. Каждым импульсом источника входной импульсной последовательности (вход 5), прощедшим через элемент 4 задержки, счетчик 3 переводитс  в нулевое состо ние. За врем  между двум  соседними импульсами с входа 5, равное периоду входнойThe pulses of the generator 1 with the following frequency F are continuously fed to the divider 2 frequencies, the division factor of which is set equal to the multiplication factor of the device -K. The frequency of the pulses fed 1 to the input of counter 3 is equal to FF (5 / K. Each pulse of the source of the input pulse sequence (input 5), which passed through delay element 4, counter 3 goes to zero. During the time between two adjacent pulses input 5, equal to the input period

импульсной последовательности 1,, в 3 накапливаетс  число, равсчетчике ноеthe pulse sequence 1 ,, in 3 accumulates a number, equal to the counter

TVT- TVT-

N--Т K-F.N - T K-F.

Импульсами с входа 5 управл етс  ультиплексор 6, который при наличии мпульсов на входе 5 подключает к ходу регистра 8 выход счетчика 3 Импульсы с входа 5, поступа  на тактовый вход регистра 8 через элемент И11И 7, разрешают перезапись состо ни  счетчика 3 в регистр 8,The impulses from input 5 are controlled by an ultiplexer 6, which, if there are impulses at input 5, connects the output of counter 3 to the register 8; impulses from input 5, fed to the clock input of register 8 through element 1111, allow overwriting of the state of counter 3 to register 8,

Если частота следовани  входных импульсов посто нна или увеличиваетс , то состо ние счетчика 3, пропорциональное периоду входной импульсной последовательности, каждым импульсом с входа 5 перезаписываетс  в регистр 8. В случае, когда последующий период следовани  импульсов на входе 5 больше предыдущего, число в счетчике 3 до прихода входного импульса может стать равным числу на выходе сумматора 135Т,е,If the pulse frequency of the input pulses is constant or increases, then the state of counter 3, proportional to the period of the input pulse sequence, is overwritten by each pulse from input 5 into register 8. In the case when the next pulse period of input 5 is greater than the previous one, the number in the counter 3 before the arrival of the input pulse can be equal to the number at the output of the adder 135T, e,

К,TO,

NN

.5..five.

где Nj - поправка при увеличении периода входной импульсной последовательности, вноси- ма  в коэффициент делени where Nj is the correction with increasing period of the input pulse sequence, which is introduced into the division factor

делител  9 частоты. При отсутствии сигнала на выходе схемы 11 сравнени  на выходе сумматора 13 формируетс  сумма чисел, храdivider 9 frequency. In the absence of a signal at the output of the comparison circuit 11, the sum of the numbers stored by

н щихс  в регистре 8 и на шине 12.in register 8 and on bus 12.

-:::,- :::,

На вгану 1 . подано число 2On vganu 1. filed number 2

Если период входной импульсной последовательности увеличиваетс  на столько, что число счетчика 3 становитс  равным (N+ -), то срабатывает схема 11 сравнени . Сигналом с ее. выхода переключаетс  триггер 14, а мультиплексор 10 при этом подключает к второму входу сумматора 13 выход счетчика 3. На выходе сумматораIf the period of the input pulse sequence is increased by so much that the number of the counter 3 becomes equal (N + -), then the comparison circuit 11 is triggered. Signal with her. the output switches the trigger 14, and the multiplexer 10 at the same time connects the output of the counter 3 to the second input of the adder 13. At the output of the adder

формируетс  число (N+ 5-) п р the number is formed (N + 5-) p

поступающее через мультиплексор 6 на вход регистра 8, который перезаписывает это число, так как перезапись разрешена сигналом с триггера 14, прошедшим через элемент ИЛИ 7,coming through multiplexer 6 to the input of register 8, which overwrites this number, since overwriting is allowed by a signal from trigger 14 that passes through the element OR 7,

Как только на выходе сумматора 13 формируетс  число (N+N,,), схема 11 сравнени  снимает сигнал с информационного входа триггера l4, но он rfe переключаетс , так как действие оче- редного импзшьса генератора 1 заканчиваетс .As soon as the number (N + N ,,) is formed at the output of the adder 13, the comparison circuit 11 removes the signal from the information input of the flip-flop l4, but it rfe switches as the next impetus of the generator 1 ends.

Следзпощим импульсом триггер 14 переключаетс , сигнал разрешени  перезаписи с тактового входа регистра 8 снимаетс .Following a pulse, the trigger 14 is switched, the overwrite enable signal from the clock input of the register 8 is removed.

При следующем равенстве чисел в счетчике 3 -и на выходе сумматора 13 процессы повтор ютс .With the next equality of the numbers in the counter 3 - and the output of the adder 13, the processes are repeated.

Сравнение числа в счетчике 3 сComparing the number in the counter 3 with

N ч N h

числом () усредн ет погрешностьnumber () averages error

при внесении поправки N, Внесение определенной, а не случайной поправки в коэффициент делени  делител  9 частоты позвол ет повысить точность умножител .when a correction is made N, the introduction of a certain, rather than a random correction to the division factor of the frequency divider 9 makes it possible to increase the accuracy of the multiplier.

Делитель 9 частоты осуш;ествл ет деление частоты генератора 1 на число , хран щеес  в регистре 8. На вы- ходе устройства настота импульсной последовательности при установившейс  входной частоте равнаThe frequency divider 9 is drying; it indicates the division of the frequency of generator 1 by the number stored in register 8. At the output of the device, the pulse sequence at the set input frequency is equal to

Fn,-K - FvFn, -K - Fv

N N

K-F, K-F,

При уменьшении частоты импульсной последовательности на входе 5 изменение частоты на выходе устройства Происходит в изменившемс  периоде.When the frequency of the pulse sequence at input 5 decreases, the frequency change at the output of the device occurs in the changed period.

Claims (1)

Формула изо. бретени Formula from. bratis Умножитель частоты, содержащий генератор тактовых импульсов, первыйThe frequency multiplier, containing the clock pulse generator, the first fOfO 1515 2525 2020 30thirty 3535 40 40 45 45 5050 5555 и второй управл емые делители частоты , регистр, счетчик, схему сравнени , триггер и элемент задержки, причем выход генератора тактовь х импульсов соединен с информационным входом первого управл емого делител  частоты, установочные входы которого соединены соответственно с установочными входами умножител . информационный вход которого соединен с входом элемента задержки, выход которого соединен с входом установки в О счетчика, счетный вход которого соединен с выходом Первого управл емого делител  частоты, разр дные выходы счетчика соединены соответственно с входами первой группы схемы сравнени , выход которой соединен с информационным входом триггера, тактовый вход которого соединен с выходом генератора тактовых импульсов, разр дные выходы регистра соединены соответственно с установочными входами второго управл емого делител  частоты, информа1, вход которого соединен с выходом Генератора тактовых импульсов, а выход второго управл емого делител  частоты соединен с вы ходом умножител  отличаю- щ и и с   тем, что, с целью повышени  точности умножител  5 в него введены первый и второй мультиплексоры , сумматор и элемент HJli, причем разр дные выходы счетчика соединены соответственно с входами первых групп первого и второго мультиплексоров, входы второй группы первого мультиплексора соединены соответственно с разр дными выходами сумматора и с входами второй группы схеь-ы сравнени , выходы первого мультиплексора соединены соответственно с информационными BxonaMi регистра, вход разрешени  записи которого соединен с выходом элемента ИЛИ, управл юш,ий вход первого мультиплексора соединен с первым входом элемента ИЛИ и с ин- формацион1-1ым входом умножител , разр дные выходы регистра соединены соответственно с входами второй группы вто рого мультиплексора, выходы которого соединены соответственно с входгами первой группы сумматора, входы второй группы которого соединены с шиной введени  поправки умножител , выход.триггера соединен с вторым вхо-. дом элемента ИЛИ и с управл ющим входом второго мультиплексора.and a second controlled frequency dividers, a register, a counter, a comparison circuit, a trigger and a delay element, the output of the clock pulse generator is connected to the information input of the first controlled frequency divider, the setup inputs of which are connected respectively to the setup inputs of the multiplier. the information input of which is connected to the input of the delay element, the output of which is connected to the installation input in O of the counter, the counting input of which is connected to the output of the First Controlled Frequency Divider, the discharge outputs of the counter are connected respectively to the inputs of the first group of the comparison circuit, the output of which is connected to the information input trigger, the clock input of which is connected to the output of the clock pulse generator, the bit outputs of the register are connected respectively to the setup inputs of the second controlled divider h information1, the input of which is connected to the output of the clock, and the output of the second controlled frequency divider is connected to the output of the multiplier and so that, in order to improve the accuracy of multiplier 5, the first and second multiplexers are added, the adder and an HJli element, the bit outputs of the counter being connected respectively to the inputs of the first groups of the first and second multiplexers, the inputs of the second group of the first multiplexer are connected respectively to the discharge outputs of the adder and to the inputs of the second group cx Comparison files, the outputs of the first multiplexer are connected respectively to the informational BxonaMi register, the recording resolution of which is connected to the output of the OR element, the control input of the first multiplexer is connected to the first input of the OR element and the informational1-1th input of the multiplier, bit the register outputs are connected respectively to the inputs of the second group of the second multiplexer, the outputs of which are connected respectively to the inputs of the first group of the adder, the inputs of the second group of which are connected to the amendment bus multiply Itel, exit.trigger connected to the second inlet. the OR element house and with the control input of the second multiplexer.