SU1350837A1 - Bipulse signal timing device - Google Patents

Abstract

Изобретение относитс  к технике св зи. Цель изобретени  - уменьшение времени фазировани  при одновременном снижении веро тности ошибки. Устр-во содержит блок проверки 1 на четность, анализатор 2 синфазности, декодер 3 биимпульсного сигнала, блок 4 обнаружени  ошибок и блок 5 исправлени  ошибок. Передаваемые данные в биимпульсном коде поступают на вход декодера 3, на выходах которого формируютс  следующие сигналы: двоична  информаци , последовательность синхронизирующих импульсов и сигнал наличи  ошибки в принимаемом символе. Эти сигналы, поступа  на блок проверки 1, анализатор 2 и декодер 3, обеспечивают синхронность работы устр-ва. Дл  исключени  вли ни  оши- бок на работу устр-ва введен блок обнаружени  4, а дл  коррекции однократных ошибок - блок исправлени  5. Устр-во по пп. 2-6 ф-лы отличаетс  выполнением блока проверки 1, анализатора 2, декодера 3, блока обнаруже- ни  4 и блока исправлени  5, даны их ил. 5 з.п. ф-лы, 6 ил. 11 & (Л Од сл о 00 СлЭ The invention relates to communication technology. The purpose of the invention is to reduce the phasing time while reducing the likelihood of error. The device contains a parity checker 1, an in-phase analyzer 2, a bi-pulse decoder 3, an error detection unit 4 and an error correction unit 5. The transmitted data in the bi-pulse code is fed to the input of the decoder 3, the outputs of which generate the following signals: binary information, a sequence of clock pulses and an error signal in the received symbol. These signals, arriving at the checking unit 1, analyzer 2 and decoder 3, ensure the synchronism of the device operation. To eliminate the influence of errors on the operation of the device, detection unit 4 was entered, and for correction of one-time errors - correction unit 5. Device according to claims. 2-6, the files differ in the execution of the check block 1, the analyzer 2, the decoder 3, the discovery block 4 and the correction block 5, their sludge is given. 5 hp f-ly, 6 ill. 11 & amp & (L Od cl o 00 SLE

Description

Изобретение относитс  к технике св зи и может быть использовано в системах передачи данных, использующих самосинхринизирующиес  коды, в частности в волоконно-оптических лини х св зи.The invention relates to communication technology and can be used in data transmission systems using self-synchronizing codes, in particular in fiber-optic communication lines.

Целью изобретени  вл етс  уменьшение времени фазировани  при одновременном снижении веро тности ошибки .The aim of the invention is to reduce the phasing time while reducing the likelihood of error.

На фиг.1 представлена структурна  электрическа  схема устро/1ства дл  синхронизации биимпульсного ;игнапа; на фиг.2 - структурна  электрическа  схема блока проверки на четность: на фиг.З - структурна  электрическа  схема анализатора синфазности; на фиг.4 - схема декодера биимпульсного сигнала; на фиг.З - блок обнару-жени  ошибки; на фиг.6 - блок исправлени  Figure 1 shows a structural electrical arrangement for synchronizing a bi-pulse; Ignap; Fig. 2 shows the structural electrical circuit of the parity check block; Fig. 3 shows the structural electrical circuit of the in-phase analyzer; figure 4 - diagram of the decoder bi-pulse signal; FIG. 3 shows an error detection block; 6 is a correction block.

ошибок.mistakes.

Устройство синхронизации биимпульсного сигнала содержит блок 1 Проверки на четность, анализатор 2 синфазности, декодер 3 биимпульсного сигнала, блок 4 обнаружени  ошибок и блок 5 исправлени  ошибок.The bi-pulse synchronization device contains a parity block 1, an in-phase analyzer 2, a bi-pulse decoder 3, an error detection block 4, and an error correction block 5.

Блок 1 проверки на четность (фиг.2) содержит первый-регистр 6 сдвига, декодер 7, элемент И 8, второй регистр 9 сдвига и дешифратор 10Unit 1 parity check (figure 2) contains the first 6-shift register, the decoder 7, the element And 8, the second shift register 9 and the decoder 10

Анализатор 2 синфазности (фиг.З) содержит регистр 11 сдвига, m дешифраторов 12 (где m 1,2,..,) и триггер 13,The analyzer 2 in phase (fig.Z) contains the shift register 11, m decoders 12 (where m 1,2, ..,) and the trigger 13,

Декодер 3 биимпульсного сигнала (фиг.4) содержит дифференцирующий блок 14, три элемента И 15-17, элемент И-НЕ 18, три элемента ИЛИ Г9-21 триггер 22, ждущий мультивибратор 23 и линию 24 задержки.The decoder 3 bi-pulse signal (figure 4) contains the differentiating unit 14, the three elements And 15-17, the element AND NOT 18, the three elements OR G9-21 trigger 22, the waiting multivibrator 23 and the delay line 24.

Блок 4 обнаружени  ошибок( фиг. 5) содержит триггер 25, элемент И 26 и элемент ИЛИ 2 7.Error detection unit 4 (Fig. 5) contains trigger 25, element AND 26, and element OR 2 7.

Блок-5 исправлени  ошибок (фиг,6) содержит два счетчика 28 и 29 импульсов , дешифратор 30, два элемента И 31 и 32 и инвертор 33.The error correction block 5 (FIG. 6) contains two pulse counters 28 and 29, a decoder 30, two elements 31 and 32, and an inverter 33.

Устройство работает следующим образом .The device works as follows.

Передаваемые данные, представленные в биимпульсном коде, поступают на вход декодера 3 биимпульсного сигнала , С помощью дифференцирующего блока 14 осуществл етс  дифференцирование фронтов принимаемых посылок. На первом выходе этого блока формируютс  импульсы положительной пол р5The transmitted data presented in the bi-pulse code is fed to the input of the decoder 3 of the bi-pulse signal. Using the differentiating unit 14, the fronts of the received packages are differentiated. At the first output of this block, pulses of a positive field p5 are formed.

ности, соответствующие отрицательным импульсам дифференцировани , а на втором выходе - положительным импуль сам дифференцировани . Дл  выработки синхронизирующих импульсов (си) из . принимаем151х данных используетс  свойство биимпульсного сигнала - наличие об зательного перехода в значени хness, corresponding to negative differentiation impulses, and at the second output - positive differentiation impulse itself. To generate clock pulses (c) from. we accept 151x data using the bi-pulse signal property - the presence of a mandatory transition in the values

0 импульсов по середине битового интервала . Исключение непериодических импульсов дифференцировани , формируемых в начале или в конце биимпульсного сигнала, осуществл етс  с по5 мощью первого 15 и второго 16 элементов И и ждущего мультивибратора 23, на инверсном выходе которого формируетс  сигнал, запрещающий прохождение через первый 15 и второй 160 pulses in the middle of the bit interval. The elimination of non-periodic differentiation pulses, generated at the beginning or at the end of a bi-pulse signal, is carried out with the power of the first 15 and second 16 elements AND and the waiting multivibrator 23, at the inverse output of which a signal prohibiting the passage through the first 15 and second 16

0 элементы И импульсов дифференцировани , имеющих период следовани , меньший тактовой частоты. Дл  нормальной работы декодера в этом случае необходимо, чтобы в начале передаваемых данных следовал нулевой символ , В этом случае запуск ждущего мультивибратора 23 осуществл етс  по импульсу дифференцировани , наход щемус  в середине битового интервала.0 elements And differentiation pulses with a follow-up period less than the clock frequency. For normal operation of the decoder, in this case it is necessary that the zero symbol be followed at the beginning of the transmitted data. In this case, the start of the waiting multivibrator 23 is performed by a differentiation pulse located in the middle of the bit interval.

0 В противном случае нормальна  работа декодера будет восстановлена только после смены значений символов в принимаемых данных. Выдбшение двоичной информации осуществл етс  с помощью0 Otherwise, the normal operation of the decoder will be restored only after changing the character values in the received data. Extraction of binary information is carried out using

5 триггера 22. При этом используетс  свойство биимпульсного сигнала - наличие отрицательного импульса дифференцировани  в середине битового интервала дл  приема единичного сим0 вола и положительного импульса при приеме нулевого символа. С этой целью первыр выход дифференцирующего блока 14 черех первьш элемент И 15 соединен с входом установки триггера 22 в единичное состо ние, а второй выход дифференцирующего блока 14 через второй элемент И 16 - с входом установки его в нулевое состо ние. Искажение принимаемых посылок вызы- .5 trigger 22. In this case, the bi-pulse signal property is used - the presence of a negative differentiation pulse in the middle of the bit interval to receive a single symbol of the wave and a positive pulse when a zero symbol is received. For this purpose, the first output of the differentiating unit 14 through the first element 15 and 15 is connected to the input of the trigger 22 in a single state, and the second output of the differential block 14 through the second element 16 to the input of its installation in a zero state. The distortion of received parcels call-.

0 вает невыделение СИ и тем самым приводит к нарушению работы декодера. Исключение вли ни  ошибок на работу декодера обеспечиваетс  путем вставки СИ из предыдущего такта. Дл  этих0 non-selection of the SI and thus leads to a malfunction of the decoder. Eliminating the effect of errors on the operation of the decoder is provided by inserting the SI from the previous clock cycle. For these

g целей используетс  лини  24 задержки, котора  обеспечивает задержку СИ, формируемого в предыдущем такте, на период следовани  СИ, Вставка СИ происходит с помощью второго элементаThe g target is a delay line 24, which provides a delay for the SI formed in the previous cycle for the SI following period. The SI insertion is performed using the second element

5five

с  последовательность импульсов, управл ющих работой ждущего мультивибратора 23, Фиксаци  факта отсутстви  СИ, а следовательно, и наличи  ошибки происходит с помощью элемента И-НЕ 18 и третьего элемента И 17, В этом случае при наличии сигнала высокого уровн  на выходе элемента И-НЕ 18 в момент вьфаботки СИ на выходе третьего элемента И 17 формируетс  сигнал наличи  в принимаемом символе ошибки. По этому сигналу через трёсообщени ,- В начальный момент функциони I ровани  устройства или при потере синфазwith a sequence of pulses that control the operation of the standby multivibrator 23, fixing the fact of absence of SR, and consequently, the presence of an error occurs using the element AND-HE 18 and the third element AND 17, In this case, if there is a high level signal at the output of the element AND-NOT 18 at the time of the SI execution at the output of the third element And 17, a signal is generated that there is an error in the received symbol. According to this signal through trouting, - At the initial moment of operation of the device I or when the synphase is lost

J- ного приема (наличие во .всех разр дах второго регистра сдвига нулец) с помощью дешифратора 10 выдел ющего это состо ние, осуществл етс  запись во все разр ды этого регистра единицJ-th reception (the presence in all the bits of the second shift register zero) using the decoder 10 allocating this state, is written to all bits of this register units

10 (разр дность регистра совпадает с числом символов в сообщении), С помощью элемента И 8 происходит циклическа  перезапись в этот регистр10 (the register size coincides with the number of characters in the message), And 8 is used to cycle overwrite this register

только тех моментов четности, кото- тий элемент ИЛИ 21 осуществл етс  за- 15 рые совпадают- по времени с единичным пись в искаженный бит нулевого сим- сигналом на выходе второго регистра вола. Таким образом, на выходе де- 9 сдвига, В результате этого черезonly those moments of parity, which the element OR 21 is carried out are the same, in time, with a single letter to the distorted bit of the zero signal at the output of the second wave register. Thus, at the output of the 9 shift, the result is through

кодера 3 биимпульсного сигнала формируютс  следующие сигналы: на второмThe bi-pulse signal encoder 3 generates the following signals: on the second

выходе - двоична  информаци , на пер-20 мент поступлени  ее на вход элементаoutput - binary information, at the moment of its arrival at the input of the element

вом - последовательность синхронизирующих импульсов, на третьем выходе - сигнал наличи  ошибки в принимаемом символе.vom - a sequence of synchronizing pulses, at the third output - a signal of the presence of an error in the received symbol.

Выработка последовательности СИ необходима дл  обеспечени  синхронной работы устройства. Эти сигналы поступают на первые входы блока 1 проверки на четность, анализатора 2 синфазности и блока 5 исправлени  ошибок. Двоична  информаци  поступает на второй вход блока 1 проверки на четность, где осуществл етс  ее запись в первый регистр 6 сдвига.The development of the SI sequence is necessary to ensure the synchronous operation of the device. These signals are fed to the first inputs of parity checker 1, in-phase analyzer 2 and error correction block 5. The binary information is fed to the second input of the parity checker 1, where it is written to the first shift register 6.

Разр дность этого регистра выбирает- g вьщел етс  комбинаци  0,,,,1, а в с  равной дес ти п-разр дных сообще- этот момент времени на п-е входы. НИИ (как показывают проведенные рас- всех т-3 дешифраторов 12 поступают счеты, така  разр дность регистра обеспечивает выделение синфазного приема сообщений до момента поступлени  первого принимаемого символаThe bit size of this register is chosen by g, the combination of 0 ,,,, 1 is selected, and in this time with equal ten n-bit messages to the nth inputs. SRIs (as shown by the distribution of all t-3 decoders 12, scores arrive, such a register size ensures the separation of the in-phase reception of messages until the first received character arrives

в последний разр д регистра). При приеме данных в первый регистр 6 сдвига параллельным способом осущеединицы (разр дность этих дешифрато ров совпадает с разр дностью сообще 40 ни ), т,е делаетс  вывод о том, чт вьщелено местоположение бита прове ки на четность. Выработка сигнала цикловой синхронизации осуществл е с  с помощью т-го дешифратора 12the last bit of the register). When data are received in the first shift register 6 in a parallel way, there is an implementation unit (the size of these decoders coincides with the message size 40), i.e., it is concluded that the location of the parity bit is allocated. Generating the frame alignment signal with the help of the t-th decoder 12

ствл етс  проверка группы из п симво- Сигнал ,0 синфазной работе устройстваthere is a group verification of n symbolic signal, 0 common mode operation of the device

лов на четность, В этом случае, когда в этой группе соблюдаетс  условие четности на выходе декодера- 7, формируетс  положительный импульс-, который через элемент И 8 и элемент ИЛИ 27 (блока А обнаружени ) поступает на третий вход второго регистра 9 сдвига и на второй вход регистра 11 сдвига (анализатора 2 синфазности). С помощью второго регистра 9 сдвига осуществл етс  последовательное выделение из сигналов, формируемых на выходе декодера 7 (моментов четно- . сти), только тех, которые имеют пе50parity, In this case, when the parity condition at the output of the decoder-7 is met in this group, a positive pulse is generated, which through the element AND 8 and the element OR 27 (detection block A) enters the third input of the second shift register 9 and the second input of the register 11 shift (analyzer 2 phase). With the help of the second shift register 9, sequential selection of the signals generated at the output of the decoder 7 (even moments) is carried out, only those that have

формируетс  на инверсном выходе триггера . 13, который устанавливаетс  в нулевое состо ние сигналами с выхода т-го дешифратора 12, Вывод об утере синфазного приема делаетс  при наличии на пр мом выходе триггера 13 единичного сигнала. Установка тригг гера 13 в единичное состо ние осуществл етс  по сигналу с .выхода gg (m-1)-го дешифратора 12, который выдел ет из регистра 11 сдвига комбинацию , состо щую из одних нулей. Таким образом, на выходе анализатора 2 синфазности формируютс  три сигнасообщени ,- В начальный момент функциони- I ровани  устройства или при потере синфазного приема (наличие во .всех разр дах второго регистра сдвига нулец) с помощью дешифратора 10 выдел ющего это состо ние, осуществл етс  запись во все разр ды этого регистра единицformed on the inverse of the trigger output. 13, which is set to the zero state by signals from the output of the mth decoder 12, the Conclusion about the loss of common mode reception is made in the presence of a single signal at the direct output of the trigger 13. The setting of trigger 13 in the unit state is effected by the signal from the output gg (m-1) -th decoder 12, which extracts from the shift register 11 a combination consisting of all zeros. Thus, at the output of the analyzer 2 in-phase, three signal messages are formed, - At the initial operation of the device I, or in case of a loss of common-mode reception (the presence of a second zero shift register in all bits) using the decoder 10, which distinguishes this state, write to all bits of this register of units

(разр дность регистра совпадает с числом символов в сообщении), С помощью элемента И 8 происходит циклическа  перезапись в этот регистр(the register size coincides with the number of characters in the message), And 8 uses a cyclic rewriting to this register

некоторое врем  в регистре остаетс  только одна единица, котора  в моИ 8 соответствует приему бита проверки на четность. Вывод о наличии синфазности приема и выработки импульса цикловой синхронизации осуществл етс  с помощью анализатора 2 синфазности . Это происходит следующим образом . Все вьщеленнные на выходе элемента И 8 моменты четности записываютс  в регистр 11 сдвига, разр дность которого выбираетс  равной также дес ти п-разр дных слов. Вывод о наличии синфазности приема делаетс  в том случае, когда хоть- бы только в m-2-M дешифраторе . 12for some time only one unit remains in the register, which in my 8 corresponds to the reception of a parity bit. The conclusion about the presence of synphase reception and generation of a pulse of frame alignment is carried out using analyzer 2 synphase. This happens as follows. All of the parity points assigned to the output of AND 8 are written to the shift register 11, the bit of which is chosen to be equal to ten n-bit words. The conclusion that reception is in phase is made when at least only in the m-2-M decoder. 12

вьщел етс  комбинаци  0,,,,1, а в этот момент времени на п-е входы. всех т-3 дешифраторов 12 поступают A combination of 0 ,,,, 1 is assigned, and at this moment in time to the nth inputs. all t-3 decoders 12 arrive

единицы (разр дность этих дешифраторов совпадает с разр дностью сообще- ни ), т,е делаетс  вывод о том, что вьщелено местоположение бита проверки на четность. Выработка сигнала цикловой синхронизации осуществл етс  с помощью т-го дешифратора 12.units (the bit depth of these decoders is the same as the bit size of the message), t, it is concluded that the location of the parity check bit is allocated. The generation of the frame alignment signal is effected with the aid of the tth descrambler 12.

00

формируетс  на инверсном выходе триггера . 13, который устанавливаетс  в нулевое состо ние сигналами с выхода т-го дешифратора 12, Вывод об утере синфазного приема делаетс  при наличии на пр мом выходе триггера 13 единичного сигнала. Установка тригг гера 13 в единичное состо ние осуществл етс  по сигналу с .выхода g (m-1)-го дешифратора 12, который выдел ет из регистра 11 сдвига комбинацию , состо щую из одних нулей. Таким образом, на выходе анализатора 2 синфазности формируютс  три сигнала . На первом выходе формируетс  сигнал цикловой синхронизации, по которому происходит разделение принимае-мых символов на сообщени . Соответственно на втором и третьем выходах формируютс  сигнал синфазной и не- синфазной работы устройства. Если учитывать то, что разр дность перво- то регистра 6 сдвига выбрана равной дес ти п-раэр дных слов, то значение m следует выбирать равным 12.formed on the inverse of the trigger output. 13, which is set to the zero state by signals from the output of the mth decoder 12, the Conclusion about the loss of common mode reception is made in the presence of a single signal at the direct output of the trigger 13. The setting of trigger 13 in the unit state is effected by a signal from the output g (m-1) -th decoder 12, which extracts from the shift register 11 a combination consisting of all zeros. In this way, three signals are generated at the output of the in-phase analyzer 2. At the first output, a frame synchronization signal is formed, according to which the received symbols are divided into messages. Accordingly, a signal of in-phase and non-phase-phase operation of the device is formed at the second and third outputs. If we take into account the fact that the size of the first shift register 6 is equal to ten p-words, then the value of m should be chosen equal to 12.

Возникновение ошибки в принимаемом еообщении может привести к невыделению бита проверки на четность, в результате чего во втором регистре 9 сдвига происходит стирание единичного символа, указывающего местоположение бита проверки на четность, В этом случае устройство переходит в режим поиска синфазного положени  Во все разр ды второго регистра 9 сдвига записываютс  единицы и осуществл етс  последовательное выделение сигнала цикловой синхронизации (как было указано ранее). Организаци  и проведение этого режи1-1а св заны с утерей р да сообщений или организацией их переспроса,Все этоThe occurrence of an error in the received message may lead to non-allocation of the parity bit, resulting in the second shift register 9 erasing a single character indicating the location of the parity bit. In this case, the device switches to the common-mode search mode. 9 shift units are recorded and the frame alignment signal is sequentially allocated (as previously indicated). The organization and conduct of this regimen1-1a are associated with the loss of a number of messages or the organization of their questioning, all this

приводит к уменьшению пропускной способности устройства и увеличениюreduces the bandwidth of the device and increases

удельного времени нахождени  его в режиме фазировани  Дл  исключеьш  вли ни  ошибок на работу устройстпа введен блок 4 обнаружени  ошибок. Дл  коррекции однократных ошибок введен блок 5 исправлени  ошибок. При обнаружении ошибки устройство функционирует следуюищм образом. По сигналу о наличии ошибки в принимаемом символе (третий выход декодераSpecific time of its stay in the phasing mode. To eliminate the influence of errors on the operation of the device, the block 4 of error detection is introduced. In order to correct one-time errors, an error correction block 5 is introduced. When an error is detected, the device functions as follows. By the signal that there is an error in the received symbol (the third output of the decoder

3 биимпульсного сигнала ), поступающему на второй вход блока 5 исправлени  ошибок, и при синфазт-юй работе устройства (сигнал на втором выходе анализатора 2 синфазности) на выходе первого Элемента И 31 (в блоке 5 исправлени  ошибок ) формируетс  си1- нал наличи  ошибки, который поступает на четвертый вход блока 4 обнаружени  ошибок. По этому сигналу осуществл етс  установка триггера 25 в единичное состо ние, по сигналу с пр мого выхода которого разрешаетс  прохо; одение с выхода второго регистра 9 сдвига единичного сигнала (момента четности } при нали- чии ошибки через элемент Н 26 на выход блока. В этом случае исключаетс 3 bi-pulse signal), arriving at the second input of the error correction block 5, and when the device is in phase (the signal at the second output of the in-phase analyzer 2) at the output of the first Element I 31 (in the error correction block 5), an error is generated, which is fed to the fourth input of the error detection unit 4. This signal is used to set the trigger 25 to a single state, the signal from the direct output of which allows passage; The output from the output of the second register 9 of the shift of a single signal (parity moment} in the presence of an error through the element H 26 to the output of the block. In this case,

возможность стирани  сигнала, указывающего местоположение бита лроверки на четностьр элементом Н 8 при нарушении услови  четности в принимаемомthe possibility of erasing the signal indicating the location of the bit check for parity by the element H 8 in case of a parity violation in the received

сообщении. Коррекци  ошибки осуществл етс  следующим образом. По сигналу с выхода первого элемента И 31 происходит обнуление и запуск раты второго счетчика 29 импульсов (происходит определение номера искаженного символа в сообщении), сброс и запись единицы в первый счетЧик 28 импульсов . По. сигналу цикловой синхронизации (конец принимаемого сообщени message. Error correction is performed as follows. The signal from the output of the first element And 31 is reset and start rata second counter 29 pulses (determining the number of distorted characters in the message), resetting and recording units in the first counter 28 pulses. By. frame alignment signal (end of received message

на . четвертый вход блока осуществл етс  останов работы счетчиков 28 и 29 импульсов. При обнаружении ошибки в декодере 3 биимпульсного сигналаon . the fourth input of the unit stops the operation of the counters 28 and 29 of the pulses. When an error is detected in the decoder 3 bi-pulse signal

в искаженный бит записываетс  нулевой символ, однако в этом спучае может произойти исправление ошибки (т.е. значение символа записано верно ). Правильрюсть записи в этом случае контролируетс  с помощью декодера 7. Если на выходе элемента И 8 в этом случае по вл етс  единичный сигнал, то считаетс , что значение символа вписано верно. В противномA null character is written to the distorted bit, however, in this incident, error correction may occur (i.e., the character value is written correctly). The correctness of the record in this case is controlled by the decoder 7. If a single signal appears at the output of the AND 8 element in this case, it is considered that the symbol value is entered correctly. Otherwise

случае на выходе второго элемента И 32 формируетс  управл ющий сигналj по которому в соответствии с показа- . второго счетчика 29 импульсов на одном из выходов дешифратора 30In the case of the output of the second element And 32, a control signal j is formed, according to which, in accordance with the shown. the second counter 29 pulses on one of the outputs of the decoder 30

формируетс  единичный сигнал j кото - рый и записываетс  в соответствующий разр д первого регистра 6 сдвига (блок 1 проверки на четностьJ. Если в сообщении обнаружено две и болееa single signal j is generated which is written to the corresponding bit of the first shift register 6 (parity block 1.) If two or more

ошибок (проверка на четность в этом случае не может быть использована дл  коррекции ошибок, подсчет числа ошибок происходит с помощью первого счетчика 28 импульсов у происходитerrors (parity in this case cannot be used for error correction, the number of errors is calculated using the first counter of 28 pulses;

отказ о т коррекции ошибки, сбросerror correction failure, reset

и останов работы второго счетчика 29 импульсов. Потребителю с третьего выхода блока 5 исправлени  ошибок поступает сигнал о наличии ошибки, котора  не корректируетс  кодом.and stopping the operation of the second counter 29 pulses. The consumer from the third output of the error correction block 5 receives a signal that there is an error, which is not corrected by the code.

Claims (4)

1. Устройство дл  синхронизации gg биимпульсного сигнала, содержащее блок проверки на четность и-анализатор синфазности, отличающеес  тем, что, с целью уменьшени  времени фазировани  при одновременном снижении веро тности ошибки , введены блок обнаружени  ошибки, блок исправлени  ошибки и декодер биимпульсного сигнала,.вход которого  вл етс  информационным входом устройства дл  синхрониз-ации биимпульсного сигнала, а первый, второй и третий выходы подключены соответственно к синхронизирующим входам ана- лизатора синфазности, блока проверки на четность и блока исправлени  ошибки , к информационному входу блока проверки на четность и информационному входу блока исправлени  ошибки, к управл емому входу которого подключен управл ющий вход блока обнаружени  ошибки и первьш выход блока проверки на четность, к управл ющему входу которого подключен первый выход блока исправлени  ошибки, к входу сигнала цикловой синхронизации которого подключен вход сигнала цикловой синхронизации блока обнаружени  о ш бки и первый выход анализато- ра синфазности, второй выход которого соединен с вторым синхронизирующим входом блока исправлени  ошибки, второй выход которого соединен с пер1. A device for synchronizing the gg bi-pulse signal, comprising a parity check unit and an in-phase analyzer, characterized in that, in order to reduce the phasing time while reducing the probability of error, an error detection unit, an error correction unit and a bi-pulse decoder, are introduced. the input of which is the information input of the device for synchronization of the bi-pulse signal, and the first, second and third outputs are connected respectively to the synchronization inputs of the in-phase analyzer, block parity and error correction block, to the information input of the parity check block and information input of the error correction block, to the control input of which the control input of the error detection unit and the first output of the parity check block are connected, to the control input of which the first output is connected error correction block, to the input of the frame alignment signal of which the frame alignment signal input of the detecting block of the coaxial unit and the first output of the in-phase analyzer are connected; This is connected to the second synchronization input of the error correction block, the second output of which is connected to the вым информационным входом блока обна-зо синфазности.the information input of the block overlap-phase. ружени  ошибки, к второму информационному входу которого подключен второй выход блока проверки на четность- , к второму информационному входу которого подключен информационный вход анализатора синфазности и выход блока обнаружени  ошибки,error, to the second information input of which the second output of the parity check block is connected, to the second information input of which the information input of the in-phase analyzer and the output of the error detection block are connected, 2. Устройство по п,1, о т л и - чающеес  тем, что блок проверки на четность содержит последовательно соединенные первый регистр сдвига, первые входы которого  вл ютс  управл ющим входом блока проверки на четность, второй вход - информационным входом блока проверки на четност,ь, декодер и элемент И, к второму входу которого подключен выход второго регистра сдвига и второй выход блока проверки на четность, а выход  вл етс  первым выходом блока проверки на четность, а также последовательно соединенные второй регистр сдвига, синхронизирующий вход кото-: рого подключен к синхронизирую щему входу первого регистра сдвига и  вл  етс  соответствующим входом блока проверки на четность, и дешифратор, выход которого соединен с управл ющим входом второго регистра сдвига.2. The device according to claim 1, 1, and TL is that the parity check block contains serially connected first shift register, the first inputs of which are the control input of the parity check block, the second input - information input of the parity check block , b, the decoder and the element And, to the second input of which the output of the second shift register and the second output of the parity check block are connected, and the output is the first output of the parity check block, as well as the serially connected second shift register synchronizing input koto-: cerned present synchronize connected to input of the first shift register, and is accordingly input to the parity check block decoder and whose output is connected to the control input of the second shift register. информационньш вход которого  вл етс  информационным входом блока проверки на четность.whose information input is the information input of a parity check block. 3, Устройство по п.2, отличающеес  Тем, что анализатор синфазности содержит регистр сдвига, m дешифраторов (где m 1, 2, 3...) и триггер, входы которого соединены соответственно с выходом т- и (т-1)-го дешифраторов, а выход  вл етс  вторым выходом-анализатора синфазности, причем регистр сдвига имеет (т-2) группы по п разр дов кажда ,, выходы которых соединены с соответствующими входами (т-2)-х дешифраторов, выходы которых а также п-й выход каждой группы соединены с соответствующими входами т-го дешифратора, выход которого  вл етс  первым выходом анализатора синфазности и подключен к первому входу триггера, к второму входу которого подключен выход l.m-1 )-го дешифратора , входы которого объединены с входами (т-2)-го дешифратора, а первый и второй входы регистра сдвига  вл ютс , синхронизирующими и информационным входами анализатора3, The device according to claim 2, characterized in that the in-phase analyzer contains a shift register, m decoders (where m 1, 2, 3 ...) and a trigger, whose inputs are connected respectively to the output of t- and (t-1) - the decoder, and the output is the second output analyzer of the phase synchronism, and the shift register has (t-2) groups of n bits each, the outputs of which are connected to the corresponding inputs of the (t-2) decoders, the outputs of which, as well as th output of each group is connected to the corresponding inputs of the t-th decoder, the output of which is the first output of the ana of the phase synchronizer and is connected to the first trigger input, the second input of which is connected to the output lm-1) -th decoder, the inputs of which are combined with the inputs of the (t-2) -th decoder, and the first and second inputs of the shift register are synchronizing and informational analyzer inputs 5five 00 5five 00 5five 4. Устройство по п.1, отличающеес  тем, что декодер биимпульсного сигнала содержит дифференцирующий блок, вход которого  вл етс  входом декодера биимпульсного сигнала, а первый и второй выходы соединены соответственно с первыми входами первого и второго элементов И, выходы которых соединены соответственно с первыми входами триггера и первого элемента ИЛИ, и первым входом третьего элемента ИЛИ и вторым входом- первого элемента ИЛИ, выход которого соединен с первыми - входами- элемента И-НЕ и второго элемента 1-1ЛИ и через линию задержки с вторыми входами элемента И-НЕ и второго элемента ИЛИ, выход которого  вл етс  вторым выходом декодера биимпульсного сигнала и соединен с первым входом третьего элемента И и через ждушдй мультивибратор с вторыми входами первого- и второго элементов И, к второму входу третьего элемента И подключен выход элемента И- НЕ, а выход третьего элемента И  вл етс  третьим выходом декодера биим- , пульсного сигнала и подключен к второму входу третьего элемента IfflH4. The device according to claim 1, wherein the bi-pulse decoder comprises a differentiating unit whose input is the bi-pulse decoder input, and the first and second outputs are connected respectively to the first inputs of the first and second And elements, the outputs of which are connected respectively to the first the trigger inputs and the first element OR, and the first input of the third element OR and the second input - the first element OR, the output of which is connected to the first - the inputs of the AND-NO element and the second element 1-1LI and through the delay line with the second inputs of the NAND element and the second OR element, the output of which is the second output of the bi-pulse decoder signal, is connected to the first input of the third AND element and through the awaited multivibrator with the second inputs of the first and second AND elements, to the second input of the third AND element, the output AND-NOT element, and the output of the third AND element is the third output of the decoder of the bi-pulse signal and is connected to the second input of the third element IfflH выход которого соединен с вторым вхдом триггера, выход которого  вл етс  первым выходом декодера биим- пульсного сигнала. . the output of which is connected to the second trigger input, the output of which is the first output of a bi-pulse signal decoder. . 3. Устройство по п.1, о т л и - чающеес  тем, что блок обнружени  ошибок содержит элемент И, первый вход которого  вл етс  первы информационным входом блока обнару- жени  ошибки, к второму входу подключен выход триггера, первый и второй входы которого  вл ютс  соответственно вторым информационным и синхронизирующим входами блока обнаруж НИН.ошибок, а выход элемента И соединен с первым входом элемента 11ПИ, второй вход которого  вл етс  управл ющим входом блока обнаружени  ошибок , а выход элемента ИЛИ  вл етс  выходом блока обнаружени  ошибки.3. The device according to claim 1, wherein the error-updating block contains an AND element, the first input of which is the first information input of the error detecting block, a trigger output is connected to the second input, the first and second inputs of which are, respectively, the second information and synchronization inputs of the NIN error block, and the output of the AND element is connected to the first input of the 11PI element, the second input of which is the control input of the error detection block, and the output of the OR element is the output of the error detection block CHB. 6, -Устройство по п.1, о т л и - чающе.е с  тем, что блок исправлени  ошибок содержит последова 6, -Device according to claim 1, about tl and - more readily. E. So that the error correction block contains ф f 4/2. J4/2. J 10ten тельно соединенные второй счетчик и дешифратор, выходы которого . вл ютс  первым выходом блока обнаружени  ошибок , а к управл ющему входу через первый вход второго элемента И и инвертор подключен управл ющий вход блока исправлени  ошибок, второй вход второго элемента И  вл етс  входом цикловой синхронизации блока исправлени  ошибок и соединен с соответствующими входами первого и второго счетчиков импульсов, к входу сброса которого подключен выход первого счетчика импульсов, к входу синхронизации которого подключен соответствующий вход второго счетчика и  вл етс  входом сигнала синхронизации блока исправлени  ошибок, а к объединенным информационным входам первого и второго счетчиков через первый и второй входы элемента И подключе ны соответствующие входы блока исправлени  ошибок.the second counter and the decoder, the outputs of which are connected. are the first output of the error detection unit, and the control input through the first input of the second element And the inverter is connected to the control input of the error correction unit, the second input of the second element And is the frame synchronization input of the error correction unit and is connected to the corresponding inputs of the first and second pulse counters, to the reset input of which the output of the first pulse counter is connected, to the synchronization input of which the corresponding input of the second counter is connected and is the input of the synchronization signal Lok error correction, and data inputs to the combined first and second counters through the first and second inputs of the AND us subkey corresponding inputs of error correction. ФизЛLLF &ь/)(,од1 & b /) (, od1 Фиг.55 Составнт.ель И.Грацианска  Редактор Н.Лазаренко Техред М.Ходанич ..Корректор М.ШарошиComposer I.Gratsianska Editor N.Lazarenko Tehred M.Khodanych ..Korrector M.Sharoshi Заказ 5299/57Тираж 636ПодписноеOrder 5299/57 Circulation 636 Subscription ВНШШИ Государственного комйтет а СССРVNSHSHI State Committee and the USSR по делам изобретений и открытий 113035, Москва, Ж-35, Раушска  наб., д. 4/5for inventions and discoveries 113035, Moscow, Zh-35, Raushsk nab., 4/5 Производственно-полиграфическое предпри тие, г. Ужгород, ул. Проектна , 4Production and printing company, Uzhgorod, st. Project, 4 Фиг. 6FIG. 6