SU1339735A1 - Apparatus for self-adjusting overcurrent protection of electric motor - Google Patents
Apparatus for self-adjusting overcurrent protection of electric motor Download PDFInfo
- Publication number
- SU1339735A1 SU1339735A1 SU864038989A SU4038989A SU1339735A1 SU 1339735 A1 SU1339735 A1 SU 1339735A1 SU 864038989 A SU864038989 A SU 864038989A SU 4038989 A SU4038989 A SU 4038989A SU 1339735 A1 SU1339735 A1 SU 1339735A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- output
- adc
- counter
- outputs
- Prior art date
Links
Landscapes
- Control Of Multiple Motors (AREA)
- Control Of Motors That Do Not Use Commutators (AREA)
Abstract
Изобретение относитс к электротехнике , а именно к токовой защите электродвигателей. Целью изобретени вл етс повышение надежности путем обеспечени независимости срабатывани защиты от скорости нарастани тока. Цель достигаетс тем, что в устройство дополнительно введены делитель 16 частоты, определ ющий кратность самонастраивающейс установки по отношению к пусковому току, суммирующий двоичный счетчик 17, выполн ющий роль регистра пам ти, формирующего величину самонастраивающейс уставки, D-триггер 14, управл емый аналоговым компаратором 8 аналого-цифрового преобразовател (АЦП) 7 и элементом обнулени схемы, и двух- вкодова логическа схема И 24, определ ющие пор док прохождени импульсов генератора 9 стабильной частоты АЦП 7 на вход делител 16 частоты и су 5 рующего двоичного счетчика 17, цифров й- компаратор 18, входами подключенный к выходам разр дов АЦП 7 и суммирующего двоичного счетчика 17, дешифратор 19, определ ющий максимально допустимое значение пускового тока, входами подключенный к выходам разр дов АЦП 7, при этом выходы счетчика 10 и дешифратора 19 воздействуют на исполнительный орган 22. 3 ил. i (Л СThis invention relates to electrical engineering, namely to overcurrent protection of electric motors. The aim of the invention is to increase reliability by ensuring the independence of the protection against the rate of rise of current. The goal is achieved by the addition of a frequency divider 16 in the device, which determines the multiplicity of the self-adjusting setting with respect to the starting current, summing the binary counter 17, playing the role of a memory register forming the value of the self-adjusting setpoint, D-trigger 14, controlled by an analog comparator 8 analog-to-digital converter (ADC) 7 and an element zeroing circuit, and a two-code logic circuit 24 And determining the order of the pulse of the generator 9 of a stable frequency ADC 7 to the input of cases It has 16 frequencies and 5 binary counter 17, digital comparator 18, inputs connected to the outputs of bits of the ADC 7 and summing binary counter 17, a decoder 19 that determines the maximum allowable starting current, inputs connected to the outputs of bits of the ADC 7 , while the outputs of the counter 10 and the decoder 19 affect the executive body 22. 3 Il. i (Л С
Description
Изобретение относитс к электро- rexHtfKe, а именно к токовой защите. электродвигателей.This invention relates to electrical rexHtfKe, namely current protection. electric motors.
Цель изобретени - повьшение надежности устройства самонастраивающейс токовой защиты электродвигателей путем обеспечени независимости срабатывани защиты от скорости нарастани тока.The purpose of the invention is to increase the reliability of the self-tuning current protection device of the electric motors by ensuring the independence of the protection from the current rise rate.
На фиг,1 представлена схема устройства; на фиг,2 и 3 - примеры реали зации вход щих в устройство блоков,Fig, 1 shows a diagram of the device; FIGS. 2 and 3 are examples of the implementation of the blocks included in the device;
.Устройство содержит блок 1 отбора информации, в состав которого вход т трансформаторы 2-4 тока, преобразующие действующее значение фазных токов в напр жение, трехфазный двух- полупериодный выпр митель 5 и сглаживающий контур 6; аналого-цифровой преобразователь (АЦП) 7 след щего типа, в состав которого вход т аналоговый компаратор 8 генератор 9 импульсов стабильной частоты, реверсивный двоичный счетчик 10, усилитель 11 сигналов и резистивна матрица 12 типа R-2R; логический инвертор 13, входом подключенный к выходу аналогового компаратора 8, а выходом соединенный с тактовым С-входом D-тригге- ра 14, D-вход и R-вход которого соединены с нейтралью источника питани , а пр мой выход соединен с первым входом двухвходовой логической схемы И 15, вторым входом соединенной с выходом генератора 9 АЦП 7, а выходом соединенной с входом С делител 16 частоты; суммирующий двоичный счетчик 17, счетный вход С которого соединен с выходом делител 16 частоты; цифровой компаратор 18, входы . логического слова М которого поразр дно соединены с выходами разр дов АЦП 7, а входы логического слова N поразр дно соединены с выходами разр дов суммирующего двоичного счетчика 17; дешифратор 19, входы которого поразр дно соединены с выходами разр дов АЦП 7; элемент 20 обнулени схемы, вход 21 которого соединен с управл ющим выходом исполнительного органа 22, а выход 23 соединен с установочным S-входом D-триггера 14, установочным R-входом делител 16 частоты, установочным R-входом суммирующего двоичного счетчит а 17 и установочным R-входом реверсивного счетчика 10; трехвходовую логическую схему И 24, первый вход 25 которойThe device contains an information selection block 1, which includes current transformers 2-4, which convert the effective value of the phase currents into voltage, a three-phase two-half-period rectifier 5 and a smoothing circuit 6; An analog-to-digital converter (ADC) 7 of the following type, which includes an analog comparator 8, a generator of 9 stable frequency pulses, a reversible binary counter 10, an amplifier 11 of signals and a resistive matrix 12 of the type R-2R; a logical inverter 13 connected by the input to the output of the analog comparator 8, and an output connected to the clock C-input of the D-trigger 14, the D-input and the R-input of which are connected to the neutral of the power source, and the direct output is connected to the first two-input input logic circuit 15, the second input connected to the output of the generator 9 ADC 7, and the output connected to the input C of the divider frequency 16; summing binary counter 17, the counting input of which is connected to the output of the frequency divider 16; digital comparator 18, inputs. the logical word M of which is bitwise connected to the outputs of the bits of the A / D converter 7, and the inputs of the logical word N bitwise connected to the outputs of the bits of the summing binary counter 17; a decoder 19, the inputs of which are bitwise connected to the outputs of the bits of the A / D converter 7; a circuit zeroing element 20, the input 21 of which is connected to the controlling output of the executive unit 22, and the output 23 is connected to the set S-input of the D-flip-flop 14, the set R-input of the frequency divider 16, the set R-input of the summing binary counter 17 and the set R-input reversible counter 10; three-input logic circuit 24, the first input 25 of which
соединен с выходом цифрового компаратора 8, второй вход 26 соединен с инверсным выходом D-триггера 14, J. третий вход 27 соединен с выходом аналогового компаратора 8; двухвхо- довую логическую схему ИЛИ 28, первый вход 29 которой соединен с выходом логической схемы И 24, второй 10 вход 30 соединен с выходом дешифратора 19, а выход соединен с управл ющим входом 3I исполнительного органа 22, силовыми входами подключенного к фазан А, В и С трехфазной сети, 15 а силовыми выходами соединенного с электродвигателем 32,connected to the output of the digital comparator 8, the second input 26 is connected to the inverse output of the D-flip-flop 14, J. the third input 27 is connected to the output of the analog comparator 8; a two-input logic circuit OR 28, the first input 29 of which is connected to the output of the logic circuit AND 24, the second 10 input 30 is connected to the output of the decoder 19, and the output is connected to the control input 3I of the executive body 22, the power inputs connected to the pheasant A, B and C three-phase network, 15 and the power outputs connected to the electric motor 32,
Устройство работает следующим образом .The device works as follows.
При включении электродвигател 20 32 исполнительным органом 22 последний , воздейству на вход 21 элемента .20 обнулени схемы, запускает его. На выходе 23 элемента 20 обнулени схемы формируетс при этом одиночный 25 импульс, длительность которого значительно меньше времени нарастани пускового тока электродвигател . Этот импульс поступает на S-вход D-триггера 14, устанавлива его в 30 единичное состо ние, и на R-входы реверсивног о счетчика 10, делител 16 частоты и суммирующего двоичного счетчика 17, устанавлива оба счетчика и делитель частоты в нулево.е, 35 состо ние.When the electric motor 20 32 is turned on by the executive body 22, the latter, acting on the input 21 of the zeroing element of the circuit, starts it. At the output 23 of the circuit zeroing element 20, a single 25 pulse is formed, the duration of which is significantly less than the rise time of the starting current of the electric motor. This impulse arrives at the S-input of the D-flip-flop 14, sets it to 30 single state, and to the R-inputs of the reversible counter 10, the frequency divider 16 and the summing binary counter 17, sets both the counter and the frequency divider to zero. 35 condition.
При по влении тока в фазах А, В и С трехфазной сети трансформаторы 2-4 тока преобразуют значени фазньк токов в напр жениеWhen current appears in phases A, B, and C of a three-phase network, current transformers 2-4 convert the values of the phase currents into voltages
,-I.,, -I.,
где 1) - величина тока в соответствующей фазе, Kj. - коэффициент пропорциональности . ,where 1) is the current value in the corresponding phase, Kj. - coefficient of proportionality. ,
45 Выходное напр жение трансформаторов 2-4 выпр мл етс трехфазным двух- полупериодным выпр мителем 5 и сглаживающим контуром 6, причем йа выходе последнего, вл ющемс выходом бло5Q ка 1 отбора информации, образуетс посто нное напр жение, уровень кото- рого пропорционален току трехфазной сети. Это напр жение поступает на пр мой вход аналогового компаратора 8,45 The output voltage of transformers 2-4 is rectified by a three-phase two-half-period rectifier 5 and a smoothing circuit 6, and the output of the latter, which is the output of block 5Q 1 information, forms a constant voltage, the level of which is proportional to the current three-phase network. This voltage goes to the direct input of the analog comparator 8,
(с вл ющийс входом .АЦП 7. При возрастании уровн напр жени , обусловленном возрастанием тока трехфазной сети , на выходе компаратора 8 формируетс уровень логической 1, лоступаю1ди1 на реверсирующий вход (±1) реверсивного счетчика 10, которы при этом работает как- суммирующий счетчик .(with the input. ADC 7. When the voltage level increases, due to the increase in the current of the three-phase network, the logic level 1 is formed at the output of the comparator 8, loading 1 to 1 the reverse input (± 1) of the reversing counter 10, which then works like a summing counter .
Импульсы генератора 9 стабильной частоты f заполн ют счетчик 10 и на его разр дных выходах, вл ющихс разр дными выходами АЦП 7, по вл етс двоичный код, соответствующий уровню входного сигнала АЦП 7 и току трехфазной сети. Одновременно импульсы генератора 9 поступают на второй вход двухвходовой логической схе- - мы И 15, на первый вход которой с пр МОго выхода D-триггера 14, наход щегос в единичном состо нии, поступа ет уровень логической 1, разрещаю- щий прохождение имлульсов генератора 9 через логическую схему И 15 на тактовый вход С делител 6 частоты, коэффициент делени К которого определ ет кратность самонастраивающейс токовой уставки по отнощению к величине пускового тока электродвигател 32, а с делител 16 частоты на счетньш вход С суммирующего двоичного счетчика 17 поступают импульсы стабильной частотыThe pulses of the generator 9 of a stable frequency f fill the counter 10 and at its bit outputs, which are the bit outputs of the A / D converter 7, a binary code appears corresponding to the level of the input signal of the A / D converter 7 and the current of the three-phase network. At the same time, the pulses of the generator 9 arrive at the second input of the two-input logic circuit AND 15, the first input of which from the output of the D-flip-flop 14, which is in the unit state, receives the level of logic 1, allowing the passage of the impulses of the generator 9 through the logic circuit AND 15 to the clock input C of the frequency divider 6, the division factor K of which determines the multiplicity of the self-adjusting current setpoint relative to the starting current of the electric motor 32, and from the frequency divider 16 to the counting input C of the summing binary the second counter 17 receives a pulse of stable frequency
f. К,f. TO,
После достижени током трехфазной сети величины, равной максимальному значению пускового тока электродвигател 32, и после перехода через максимальное значение на выходе аналогового компаратора 8 формируетс уровень логического О, поступающий на реверсирующий вход (+1) реверсивного счетчика 10 и настраивающий последний на работу в режиме вычитающего счетчика , что позвол ет АЦП 7 отслеживать уменьщение тока трехфазной сети. Одновременно изменение уровн логической 1 до уровн логического О на выходе аналогового компаратора 8 вызьшает изменение уровн логического О до уровн логической l на выходе логического инвертора 13, входом соединенного с выходом компаратора 8, что вызывает переход D-триггера 14, тактовый вход С которого соединен с выходом логического инвертора 13, а на управл ющий D-вход посто нно поступает уровень логического О, в нулевое состо ние.After the three-phase network reaches a value equal to the maximum starting current of the electric motor 32, and after passing through the maximum value at the output of the analog comparator 8, a logic level O is applied to the reversing input (+1) of the reversing counter 10 and setting the latter to work in the subtractive mode counter, which allows the ADC 7 to track the reduction of the current of a three-phase network. At the same time, the change in the logic level 1 to the logic level O at the output of the analog comparator 8 is changed by the logic level O change to the logic level l at the output of the logic inverter 13 input connected to the output of the comparator 8, which causes a D-trigger 14 transition, the clock input C of which is connected to the output of the logic inverter 13, and the control D-input continuously receives the level of the logic O in the zero state.
На пр мом выходе триггера 14, соединенном с первым входом двухвходо397354At the direct output of the trigger 14, which is connected to the first input of two-input 397354
вой логической схемы И 15, по вл етс уровень логического О, запрещающий дальнейшее прохождение импульсов (- генератора 9 через логическую схему И 15 -на С-БХОД делител 16 частоты и дальнейшее заполнение суммирующего двоичного счетчика 17. Поскольку D-триггер 14 может быть переведен 10 в единичное состо ние только элементом 20 обнулени схемы при повторном пуске электродвигател 32, суммирующий счетчик 17 сохран ет свое состо ние на прот жении всего периода ра- 5 боты электродвигател 32, игра роль регистра пам ти, в котором записано двоичное число, соответствующее самонастраивающейс токовой уставке устройства защиты.And 15, logic level O appears, which prohibits further passage of pulses (- generator 9 through AND 15 logic circuit on the C-BATH divider 16 frequency and further filling of the summing binary counter 17. Since D-flip-flop 14 can be transferred 10 into a single state only by the circuit zeroing element 20 when the electric motor 32 is restarted, the summing counter 17 maintains its state throughout the entire period of operation of the electric motor 32, playing the role of a memory register in which the binary The number corresponding to the current setting device samonastraivayuscheys protection.
0 Так как при возрастании пускового тока электродвигател до максимального значени происходит параллельное заполнение реверсивного счетчика 10 импульсами частоты f( и суммирующего 5 двоичного счетчика 17 импульсами частоты f,j, , двоичное число, записанное в суммирующий двоичньш счетчик 17 в момент достижени пусковым током максимальной величины, в Kg раз меньше 0 максимального значени двоичного числа , формируемого на выходе реверсивного счетчика 10 и соответствующего максимальному значению пускового тока . Соответствен самонастраивающа с токова уставка0 Since when the starting current of the electric motor rises to its maximum value, the reversing counter 10 is filled in parallel with frequency pulses f (and summing up 5 binary counter 17 with frequency pulses f, j,, the binary number recorded in summing binary counter 17 when the starting current reaches its maximum value , in Kg times less than 0, the maximum value of the binary number generated at the output of the reversible counter 10 and corresponding to the maximum value of the starting current. With current setpoint
5five
1.,, one.,,
Ki Изменение коэффициента делени К делител 16 частоты позвол ет изме- Q н ть кратность самонастраивающейс токовой уставки по отношению к пусковому току. Коэффициент К выбираетс так, чтобы обеспечить Ki Changing the division factor K of the frequency divider 16 allows you to change the Q and the multiplicity of the self-tuning current setpoint with respect to the starting current. Coefficient K is chosen to provide
где I цодд - номинальный ток электродвигател 32.where I Tsodd - the rated current of the electric motor 32.
При дальнейшей работе электродвигател ток в трехфазной сети снижаетс до уровн 1цй« причем соответствующее току I ном двоичное число с разр дных выходов АЦП 7 поступает на разр дные входы М цифрового компаратора 18, на разр дные входы N которого поступает двоичное число, записанное в счетчик 17, При нормальной работе электродвигател 32 двоичное число на выходе АЦП 7, соответствующее току IXOM меньше двоичного числа , записанного в счетчик 17 и соответствующего токовой уставке I.CT и на выходе цифрового компаратора 18 формируетс уровень логического О.During further operation of the electric motor, the current in the three-phase network decreases to 1yu, and the binary number corresponding to the current I is from the bit outputs of the A / D converter 7 is fed to the bit inputs M of the digital comparator 18, the bit number entered into counter 17 goes to the bit inputs N During normal operation of the electric motor 32, the binary number at the output of the ADC 7, corresponding to the current IXOM is less than the binary number recorded in counter 17 and corresponding to the current setpoint I.CT and the output of digital comparator 18 is formed nical O.
При перегрузке электродвигател ток в трехфазной сети начинает превышать величину Iijcr , хот остаетс When the motor is overloaded, the current in the three-phase network starts to exceed the value of Iijcr, although
Аналоговый компаратор 8 АЦП 7 построен на интегральной микросхеме DAI типа 521 САЗ. Кроме того, в качестве аналогового компаратора могут быть применены микросхемы типа К554СА2, К554САЗ, К554СА4. Генератор 9 АЦП 7 построен на микросхеме DDI типа 564ТМ2, представл ющей собой два неменьше уровн InijcK.MdKC При этом дво--|Q зависимых D-триггера (в схеме генера- ичное число на разр дных входах М цифрового компаратора 18, поступающее с разр дных выходов АЦП 7, начинает превьппать двоичное число на разр дных входах N, поступающее с разр дных выходов счетчика 17, на выходе цифрового компаратора 18 по вл етс уровень логической 1, вл ющийс сигналом срабатывани защиты и постутора использован один из них). При необходимости повышени точности АЦП приведенньй на фиг.2 генератор 9 может быть заменен кварцевым генератором .Analog comparator 8 ADC 7 is built on an integrated circuit chip DAI type 521 SAZ. In addition, as an analog comparator, microcircuits of the type K554SA2, K554SAZ, K554SA4 can be used. Generator 9 ADC 7 is built on a DDI type 564ТМ2 microcircuit, which is two not less than the InijcK.MdKC level. At the same time, the double D | flip-flop is in the scheme (the generation number on the digital inputs M of the digital comparator 18 comes from the ADC outputs 7, begins to translate the binary number on the bit inputs N, coming from the bit outputs of the counter 17, the output of the digital comparator 18 is the logic level 1, which is the signal of the protection and the posthutter (one of them is used). If necessary, increase the accuracy of the ADC is given in figure 2, the generator 9 may be replaced by a crystal oscillator.
Реверсивньш счетчик 10 АЦП 7 реализован на двух последовательно соединенных микросхемах DD2 и DD3 типаThe reverse counter 10 ADC 7 is implemented on two series-connected chips DD2 and DD3 type
|564ИЕ1 1 ,кажда из которых представ- пающий на первый вход 25 трехвходовой 20 л ет собой 4-разр дный двоичный ре- логической схемы И 24, на второй версивньй счетчик. Реверсирующие вхо- вход 26 которой поступает разрешающий сигнал с инверсного выхода D- триггера 14, чем предотвращаетс ложное срабатывание защиты при превьщте- нии двоичного числа, соответствующе- Г-Р. пусковому току,, над двоичным числом , записанным в суммирующий счетчик 17, в период формировани самоды (tl) обеих микросхем (вывода 10) соединены между собой и подключены к выходу аналогового компаратора 8 (к, 25 выводу 1 микросхемы DA1). Выход переноса (вывод 7) микросхемы DD2 соединен с тактовым входом С (вывод 15) микросхемы DD3, а тактовый С-вход (вывод 1 5) микросхемы DD2 и вход РЕ564IE1 1, each of which representing a three-input 20 on the first input 25 of the 20, is a 4-bit binary recoding circuit 24, and on a second counter. The reversing inputs 26 of which receive the enable signal from the inverse output of the D-flip-flop 14, thus preventing a false operation of the protection when the binary number corresponding to HR is exceeded. the starting current ,, over the binary number recorded in summing counter 17, during the formation of the self-current (tl) of both chips (pin 10) are interconnected and connected to the output of the analog comparator 8 (to, 25 pin 1 of the DA1 chip). Transfer output (pin 7) of DD2 chip is connected to clock input C (pin 15) of DD3 chip, and clock input C (pin 1 5) of DD2 chip and PE input
ды (tl) обеих микросхем (вывода 10) соединены между собой и подключены к выходу аналогового компаратора 8 (к, 25 выводу 1 микросхемы DA1). Выход переноса (вывод 7) микросхемы DD2 соединен с тактовым входом С (вывод 15) микросхемы DD3, а тактовый С-вход (вывод 1 5) микросхемы DD2 и вход РЕThe dyes (tl) of both microcircuits (pin 10) are interconnected and connected to the output of analog comparator 8 (to, 25 pin 1 of the DA1 chip). Transfer output (pin 7) of DD2 chip is connected to clock input C (pin 15) of DD3 chip, and clock input C (pin 1 5) of DD2 chip and PE input
настраивающейс уставки, и на третий зо разрешени счета (вывод 1) микрос хе- вход 27 которой поступает разрешающий сигнал с выхода аналогового компаратора 8, чем обуславливаетс сра- батьшаниё защиты только при возрастамы DD3 соединены с выходом генератора 9 (вьшод 1 микросхемы DU1).setting point, and the third account resolution (pin 1) of microcircuit input 27 receives the enable signal from the output of analog comparator 8, which causes the protection to be generated only at ages of DD3 connected to the output of generator 9 (pin 1 of DU1 chip).
Остальные входы микросхем DD2 и DD3 соединены с нейтралью источни- 35 ка питани . Выходы этих микросхем в л ютс выходами разр дов АЦП 7, причем вьЕходы микросхемы DD2 вл ютс -четырьм младшими, а выходы микросхемы DD3 - чет рьм старшими разр дамиThe remaining inputs of the microcircuits DD2 and DD3 are connected to the neutral of the power supply 35. The outputs of these microcircuits in the outputs of the bits of the ADC 7, and the outputs of the DD2 chip are four times younger, and the outputs of the DD3 chip are even higher bits
нии тока трехфазной сети и предотвращаетс ложное срабатывание защиты при снижении тока электродвигател current of a three-phase network and prevents false operation of the protection when the motor current decreases
от Ifrom i
nijcv. MgiKCnijcv. MgiKC
ДО ITO I
УHave
в пусковой пеОстальные входы микросхем DD2 и DD3 соединены с нейтралью источни- 35 ка питани . Выходы этих микросхем вл ютс выходами разр дов АЦП 7, причем вьЕходы микросхемы DD2 вл ютс -четырьм младшими, а выходы микросхемы DD3 - чет рьм старшими разр дамиIn the starting rest inputs of chips DD2 and DD3 are connected to the neutral of the power supply 35. The outputs of these microcircuits are outputs of ADC 7 bits, with the DD2 microcircuit outputs being four times younger and the outputs of the DD3 microcircuit even four high-power bits.
риод.period
Сигнал с выхода трехвходовой логи- 40 8-разр дного двоичного кода АЦП 7. ческой схемы И 24 поступает на первый Кроме того, выходы микросхем DD2 иВВЗThe signal from the output of the three-input logic-40 8-bit binary code of the ADC 7. circuit. And the 24 is fed to the first In addition, the outputs of the chip DD2 andVVZ
вход 29 двухвходовой логической схемы ИЛИ 28, выход которой воздействует на управл ющий вход 31 исполнительного органа 22, чем обеспечиваетс отключение электродвигател 32 the input 29 of the two-input logic circuit OR 28, the output of which acts on the control input 31 of the executive unit 22, which ensures the shutdown of the electric motor 32
при его перегрузке. when it is overloaded.
Если при включении электродвигател 32 пусковой ток превьшает максимально допустимое значение, на выходе АЦП 7 по вл етс соответствующее двоичное число, вызывающее по вление уровн логической l на выходе дешифратора 19, на втором входе 30 и на выходе двухвходовой логической схемы ИЛИ 28 и на управл ющем вхо-де 31 исполнительного органа 22, чем обеспечиваетс отключение электродвигател 32 от сети.If, when the motor 32 is turned on, the starting current exceeds the maximum allowable value, the corresponding binary number appears at the output of ADC 7, causing the appearance of the logic level l at the output of the decoder 19, at the second input 30 and at the output of the two-input logic circuit OR 28 and at the control entrance 31 of the executive body 22, which ensures the disconnection of the electric motor 32 from the network.
Аналоговый компаратор 8 АЦП 7 построен на интегральной микросхеме DAI типа 521 САЗ. Кроме того, в качестве аналогового компаратора могут быть применены микросхемы типа К554СА2, К554САЗ, К554СА4. Генератор 9 АЦП 7 построен на микросхеме DDI типа 564ТМ2, представл ющей собой два независимых D-триггера (в схеме генера- Analog comparator 8 ADC 7 is built on an integrated circuit chip DAI type 521 SAZ. In addition, as an analog comparator, microcircuits of the type K554SA2, K554SAZ, K554SA4 can be used. Generator 9 ADC 7 is built on a DDI type 564ТМ2 chip, which is two independent D-flip-flops (in the scheme of
зависимых D-триггера (в схеме генера- dependent D-flip-flops (in the scheme of
тора использован один из них). При необходимости повышени точности АЦП приведенньй на фиг.2 генератор 9 может быть заменен кварцевым генератором .torus used one of them). If necessary, increase the accuracy of the ADC is given in figure 2, the generator 9 may be replaced by a crystal oscillator.
Реверсивньш счетчик 10 АЦП 7 реализован на двух последовательно соединенных микросхемах DD2 и DD3 типаThe reverse counter 10 ADC 7 is implemented on two series-connected chips DD2 and DD3 type
|564ИЕ1 1 ,кажда из которых представ- 20 л ет собой 4-разр дный двоичный ре- версивньй счетчик. Реверсирующие вхо- 564IE1 1, each of which is a 4-bit binary reverse counter. Reversing inlets
ды (tl) обеих микросхем (вывода 10) соединены между собой и подключены к выходу аналогового компаратора 8 (к, 25 выводу 1 микросхемы DA1). Выход переноса (вывод 7) микросхемы DD2 соединен с тактовым входом С (вывод 15) микросхемы DD3, а тактовый С-вход (вывод 1 5) микросхемы DD2 и вход РЕThe dyes (tl) of both microcircuits (pin 10) are interconnected and connected to the output of analog comparator 8 (to, 25 pin 1 of DA1 chip). Transfer output (pin 7) of DD2 chip is connected to clock input C (pin 15) of DD3 chip, and clock input C (pin 1 5) of DD2 chip and PE input
зо разрешени счета (вывод 1) микрос хе- account resolution (output 1) micros
зо разрешени счета (вывод 1) микрос хе- account resolution (output 1) micros
мы DD3 соединены с выходом генератора 9 (вьшод 1 микросхемы DU1).DD3 we are connected to the output of the generator 9 (output 1 of the DU1 chip).
Остальные входы микросхем DD2 и DD3 соединены с нейтралью источни- 35 ка питани . Выходы этих микросхем вл ютс выходами разр дов АЦП 7, причем вьЕходы микросхемы DD2 вл ютс -четырьм младшими, а выходы микросхемы DD3 - чет рьм старшими разр дамиThe remaining inputs of the microcircuits DD2 and DD3 are connected to the neutral of the power supply 35. The outputs of these microcircuits are outputs of ADC 7 bits, with the DD2 microcircuit outputs being four times younger and the outputs of the DD3 microcircuit even four high-power bits.
через усилитель 11 сигналов, реализованный на микросхемах DD4 и DD5 типа 564ПУ4, соединены, с разр дными входа45 1ЧИ резистивной матрицы типа R - 2R, в качестве которой применена микросхема DA2 типа 304ИД4Б, причем выход последней (вывод 1) соединен с инверсным входом (вывод 3) микросхемыthrough the signal amplifier 11, implemented on the DD4 and DD5 chips of the 564PU4 type, are connected, to the bit inputs 45 of the 1CHR resistive matrix of the R-2R type, for which the DA2 chip of the 304ID4B type is used, the output of the latter (pin 1) is connected to the inverse input (pin 3) microcircuits
5Q DA1. В качестве резистивной матрицы типа R - 2R могут быть применены также микросхемы типа 301НР4, 301НР6, 301 HP 12 и другие функционально подобные типы микросхем.5Q DA1. Chip types 301HP4, 301HP6, 301 HP 12 and other functionally similar types of chips can also be used as a resistive matrix of the type R-2R.
D-триггер 14 представл ет собойD-trigger 14 is
5555
неиспользованный триггер микросхемы DD1 типа 564та2.unused trigger chip DD1 type 564ta2.
Поскольку пусковой ток электродвигател превьш1ает его номинальный токSince the starting current of an electric motor exceeds its rated current
7133973571339735
не более, чем в 5-10 раз, а тик самонастраивающейс уставки должен быть меньше пускового и больше номинально10no more than 5-10 times, and the tick of the self-adjusting setpoint must be less than the starting one and more nominally 10
го, достаточно установить коэффициент g делени частоты .It is enough to establish the frequency division factor g.
В качестве делител 16 частоты использован включенный по счетному входу D-триггер (микросхема DD6 типа 564ТМ2), При этом К 2. При необходимости установки большего значени К в качестве делител частоты может быть использован двоичный счетчик типа 564ИЕ10 ипи делитель частоты с переменным регулируемым ентом делени .The D-flip-flop (DD6 type 564ТМ2 chip) is used as a 16 frequency divider, and K 2 is used. If you need to set a larger K value, you can use a 564IE10 binary counter or variable frequency divider with a variable divider. .
Двоичный суммирующий счетчик 17 вьтолнен 8-разр дным и реализован на микросхеме .DD7 типа 564ИЕ10, представл ющей собой два независимых 4-разр дных двоичных счетчика. Дл получени 8-разр дного счетчика оба счетчика микросхемы DD7 соединены последовательно . Счетный С-вход счетчиПри необходимости дешифрировани меньшего 8-разр дного двоичного числа те выходы разр дов АЦП 7, в которых при записи двоичного числа, соответствующего максимально допустимому значению пускового тока, содержитс двоичное число О, подключаютс к соответствующим входам 8-разр дной логической схемы И (микросхема DD10) через логические инверторы.The binary summing counter 17 is 8-bit and implemented on an .DD7 chip of the 564IE10 type, which is two independent 4-bit binary counters. To obtain an 8-bit counter, both counters of DD7 chip are connected in series. Counting C-Input Counters When it is necessary to decrypt a smaller 8-bit binary number, those outputs of ADC bits 7, which, when writing a binary number corresponding to the maximum permissible starting current, contain a binary number O, are connected to the corresponding inputs of an 8-bit logic circuit And (chip DD10) through logical inverters.
Установочные R-входы (выводы 9) микросхем DD2 и DD3 типа 564ИЕ11, образующих реверсивный счетчик 10 коэффици-15 АЦП 7, установочные R-входы (выводы 7 и 15) микросхемы DD7 типа 564ИЕ10, на которой построен двоич- ньй суммир5тощий счетчик 17, установоч- ньй R-вход триггера - делител 16 частоты - (вывод 4 микросхемы DD6 типа 564ТМ2) и установочный S-вход D-триггера 14 (вьюод 8 микросхемы, DD1 типа 564ТМ2) соединены с выходом 23 одновибратора 20, реализованного наThe installation R-inputs (pins 9) of the DD2 and DD3 chips of type 564IE11, which form the reversible counter 10 coefficient-15 ADC 7, the installation R-inputs (pins 7 and 15) of the DD7 chip of the 564IE10 type, on which the binary totalizer 17 is built, The setup R-inlet of the trigger - frequency divider 16 - (pin 4 of the DD6 type 564ТМ2) and the setup S-input of the D-flip-flop 14 (view 8 of the chip, DD1 of the 564ТМ2 type) are connected to the output 23 of the one-shot 20, implemented on
2020
ка 17 (вывод 1 микросхемы DD7) соеди- 25 неиспользованном D-триггере микросхе- нен с пр мым выходом триггера - дели- мы DD6 типа 564ТМ2, причем выходу од- тел 16 частоты (с выводом 1 микро- новибратора 20 соответствует вывод 12 схемы DD6).микросхемы DD6, а входу одновибратоРазр дные выходы счетчика 17 (вы- ра 20, соединенному с управл ющим вы- воды 3-6 и 11-14 микросхемы DD7) сое- 30 ходом 21 исполнительного органа 22,17 (pin 1 of DD7) connect the unused D-flip-flop of the chip to the direct output of the flip-flop — a DD6 type of 564ТМ2, and the output of 16 frequencies (with pin 1 of the micro-vibrator 20 corresponds to pin 12 of the circuit DD6). The microcircuit DD6, and the input of one-vibra-discharge outputs of the counter 17 (option 20, connected to the control terminal 3-6 and 11-14 of the microcircuit DD7) connector 30 of the actuator 21 of the executive body 22,
динены с разр дными входами слова N, . а разр дные выходы АЦП 7 - с разр дными выходами слова М 8-разр дного цифрового компаратора 18, реализованного на двух последовательно .соединенных 4-разр дных цифровых компараторах типа 564ИП2 (микросхемы DM и DD9), причем выхОд цифрового компаратора 18 (вывод 13 микросхемы DD9) соединен с входом трехвходовой логической схемы И 24,dinene with bit inputs of the word N,. and the bit outputs of the ADC 7 are with the bit outputs of the word M of an 8-bit digital comparator 18 implemented on two serially connected 4-bit digital comparators of type 564IP2 (DM and DD9 chips), and the output of the digital comparator 18 (pin 13 chip DD9) is connected to the input of the three-input logic circuit And 24,
Поскольку зада чей дешифратора 19 вл етс дешифрирование одного двоичного числа, соответствующего максимально допустимому значению пускового 45 шении действующим значением тока ветока , дешифратор 19 выполнен упрощенным и представл ет собой 8-входовую логическую схему И, реализованную на двух элементах 4И-НЕ (микросхема DD10Since the task of the decoder 19 is the decryption of one binary number corresponding to the maximum allowable value of the starting 45th current value of the current of the branch current, the decoder 19 is simplified and is an 8-input logic circuit AND implemented on two elements 4I-NOT (chip DD10
типа 564ЛА8) и элементе 2ИЛИ-НЕ (мик- 50 шении пусковым .током максимально доросхема DD11 типа 564ЛЕ5),type 564Л8) and element 2ILI-NOT (mixing 50 with a starting current of maximum dorocircuit DD11 type 564LE5),
В рассматриваемом примере макси- мально допустимому значению пускового тока соответствует наибольшее 8-раз-- р дное двоичное число 11111111, поэтому все входы 8-входовой логической схемы И (выводы 2-5 и 9-12 микросхемы DD10) подключены непосредственно к выходам разр дов АЦП 7,In this example, the maximum allowable starting current value corresponds to the largest 8-fold-binary number 11111111, therefore all inputs of the 8-input logic circuit AND (pins 2-5 and 9-12 of the DD10 chip) are directly connected to the outputs of the bits ADC 7,
пустимого значени , чем достигаетс поставленна цель.empty value, which achieves the goal.
Применение предлагаемого изобретени обеспечивает эффективную токовую 55 защиту электродвигателей при самонастраивающейс уставке срабатывани , что особенно важно при массовом применении и частой замене электродвигателей (например, электроверетен.The application of the present invention provides effective current protection for electric motors with self-tuning setpoint response, which is especially important for mass use and frequent replacement of electric motors (for example, electro-spinning.
10ten
15 15
2020
соответствует вывод 11 микросхемы DD6,corresponds to pin 11 of the DD6 chip,
В качестве элементной базы могут быть использованы также микросхемыChips can also be used as components.
серий КПЗ, К155, К176, К555, К561 и другие. Однако применение микросхем серий К561 и 564 предпочтительней в св зи с их высокой помехоустойчивостью и малым энергопотреблением,series KPZ, K155, K176, K555, K561 and others. However, the use of K561 and 564 series microcircuits is preferable due to their high noise immunity and low power consumption,
Таким образом, устройство обеспечивает получение самонастраивающейс токовой уставки срабатывани , кратной пусковому току электродвигател , отключение электродвигател при превыличины самонастраивающейс уставки :при независимости срабатывани от скорости нарастани тока, а также отключение электродвигател при превыпустимого значени , чем достигаетс поставленна цель.Thus, the device provides a self-tuning current setpoint of operation, a multiple of the starting current of the electric motor, switching off the electric motor when the self-adjusting setpoint is exceeded: when the operation is independent of the current rise rate, and the motor is turned off when the target value is reached, the target is achieved.
Применение предлагаемого изобретени обеспечивает эффективную токовую защиту электродвигателей при самонастраивающейс уставке срабатывани , что особенно важно при массовом применении и частой замене электродвигателей (например, электроверетен.The use of the present invention provides effective current protection for electric motors with self-adjusting pick-up setpoint, which is especially important for mass use and frequent replacement of electric motors (for example, electro-spinning.
механизмов ложного кручени нити на базе упорных мотор-подшипников, раскладчиков нити на базе винтовьк мо- тор-подшртников, бобинодержателей и т.п.) в св зи с большим допустимым разбросом электрических параметров.spurious torsion mechanisms based on thrust motor bearings, thread spreaders on the basis of screws under the motor support, bobbin holders, etc.) in connection with a large allowable variation of electrical parameters.
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU864038989A SU1339735A1 (en) | 1986-02-17 | 1986-02-17 | Apparatus for self-adjusting overcurrent protection of electric motor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU864038989A SU1339735A1 (en) | 1986-02-17 | 1986-02-17 | Apparatus for self-adjusting overcurrent protection of electric motor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| SU1339735A1 true SU1339735A1 (en) | 1987-09-23 |
Family
ID=21227104
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| SU864038989A SU1339735A1 (en) | 1986-02-17 | 1986-02-17 | Apparatus for self-adjusting overcurrent protection of electric motor |
Country Status (1)
| Country | Link |
|---|---|
| SU (1) | SU1339735A1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2244183A (en) * | 1990-05-16 | 1991-11-20 | Plessey Aerospace Limited | Control circuit for a solid state switching device |
-
1986
- 1986-02-17 SU SU864038989A patent/SU1339735A1/en active
Non-Patent Citations (1)
| Title |
|---|
| Авторское свидетельство СССР № 1138872, кл. Н 02 Н 3/08, 1984. Авторское свидетельство СССР № 471635, кл. Н 02 Н 3/08, 1973. * |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2244183A (en) * | 1990-05-16 | 1991-11-20 | Plessey Aerospace Limited | Control circuit for a solid state switching device |
| GB2244183B (en) * | 1990-05-16 | 1993-12-22 | Plessey Aerospace Limited | A control circuit for a solid state switching device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5361290A (en) | Clock generating circuit for use in single chip microcomputer | |
| US20030160598A1 (en) | Switching power supply control circuit and switching power supply using same | |
| EP0185779A1 (en) | Digital phase locked loop | |
| EP0487743A1 (en) | Microcomputer provided with built-in converter | |
| US4544917A (en) | A/D converter having digitally controlled subranging and self-alignment apparatus for use therein | |
| JPH0799446A (en) | Pll circuit | |
| US4466070A (en) | Control unit with digital addressing memory for a DC-to-AC inverter | |
| KR100714943B1 (en) | On-line offset cancellation in flash a/d with interpolating comparator array | |
| US5481560A (en) | Digital-to-pulse width converter utilizing a distributed pulse width | |
| SU1339735A1 (en) | Apparatus for self-adjusting overcurrent protection of electric motor | |
| US4999630A (en) | Fast analog-digital converter with parallel structure | |
| US4618850A (en) | A/D converter having digitally controlled subranging and self alignment apparatus for use therein | |
| US4443842A (en) | Inverter firing control with compensation for variable switching delay | |
| US5157400A (en) | Automatic reference voltage controller of integral analog/digital converter | |
| US4118791A (en) | Multi-level encoding system | |
| US4258416A (en) | Inverter power conversion system having improved control scheme | |
| US5583503A (en) | Analog/digital converter | |
| US4502105A (en) | Inverter firing control with pulse averaging error compensation | |
| JP2967577B2 (en) | Multi-channel pulse width modulation circuit | |
| US5276603A (en) | Sixteen level power supply with asynchronous controller | |
| EP3696983A1 (en) | Analog to digital converter | |
| US4759042A (en) | Parallel-to-serial converter | |
| SE450320B (en) | DIGITAL PHASE SHIFT CIRCUIT FOR SEQUENTIAL IGNITION OF A MULTIPLE TYRISTOR | |
| JP3092551B2 (en) | D / A converter | |
| US4464711A (en) | Gate pulse phase shifter |