SU1332386A1 - Operational storage unit with a self-check - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использоваио при создании оперативных запоминающих устройств в интегральном исполнении. Целью изобретени   вл етс  повышение надежности устройства . Устройство содержит накопитель , регистр адреса, бЛ оки выборки строки и столбца, блок коррекции, генератор кода, первый и второй мультиплексоры , первый и второй блоки управл еьих инверторов, регистр ввода - вывода и блок генерации теста. В устройстве осуществл етс  тестова  проверка встроенных схем обнаружени  и коррекции ошибок многоразр дных БИС запоминакщих устройств путем последовательной имитации одиночных ошибок дл  каждой кодовой комбинации информационных разр дов. 2 ил. г (ЛThe invention relates to computing and can be used when creating random-access memory devices in an integrated design. The aim of the invention is to increase the reliability of the device. The device contains a drive, address register, row and column sampling unit, correction unit, code generator, first and second multiplexers, first and second control inverters, input / output register, and test generation unit. The device carries out a test check of the built-in error detection and error correction schemes of multi-bit LSI storage devices by sequentially simulating single errors for each code pattern of information bits. 2 Il. g (L

Description

Изобретение относитс  к вычислительной технике и может быть использовано при создании оперативных запоминающих устройств в интегральном исполнении,The invention relates to computing and can be used to create random-access memory devices in integrated design,

Целью изобретени   вл етс  повышение надежности устройства.The aim of the invention is to increase the reliability of the device.

На фиг.1 приведена схема оперативного запоминающего устройства с само- ю выхода делител  частоты, по- контролем; на фиг,2 - схема блока строенного на триггере 20 и переклюБлок 13 организует чередующиес  циклы работы, устройства в режимах записи и считывани  с последовательным формированием в циклах записи ошибок в информационных и контрольных разр дах дл  всех вариантов входных 8-разр дных слов. При этом режим работы устройства задает силFIG. 1 is a diagram of a random access memory with a frequency divider output itself; Fig. 2 is a block diagram of a block built on the trigger 20 and the switch on. The block 13 organizes alternate operation cycles, devices in the write and read modes with sequential generation of errors in the information and control bits for all variations of the 8-bit words in the write cycles. In this case, the mode of operation of the device sets the forces

генерации теста,test generation

Устройство (фиг,1) содержит регистр 1 адреса, блоки 2 и 3 выборки строки и столбцов, накопитель 4, блок 5 усилителей, первый 6-и второй 7 блоки управл емых инверторов, генератор 8 кода, блок 9 коррекции, первый 10 и второй 11 мультиплексоры, регистр 12 ввода-вывода, блок 13 генерации теста, внешние входы 14 и 15 адреса строки и столбцов, информационые входы-выходы 16, вход 17 управлени  запись-считывание, выход 18 отбраковки устройства.The device (FIG. 1) contains the address register 1, blocks 2 and 3 of the row and column samples, drive 4, amplifier block 5, first 6 and second 7 blocks of controlled inverters, code generator 8, correction block 9, first 10 and second 11 multiplexers, input-output register 12, test generation block 13, external inputs 14 and 15 row and column addresses, information inputs-outputs 16, write-read control input 17, device rejection output 18.

Блок генерации теста (фиг,2) дгш микросхем пам ти с корректирующим кодом Хеминга (12,8) содержит генератор 19 тактовых импульсов, триггер 20, элемент ИЛИ 21, 13-разр дный кольцевой регистр 22, триггер 23, элемент ИЛИ 24, элемент И 25, схему 26 сравнени  и счетчи к 27,The test generation block (FIG. 2) of the dgsh memory chips with the Heminga correction code (12.8) contains a generator of 19 clock pulses, trigger 20, element OR 21, 13-bit ring register 22, trigger 23, element OR 24, element And 25, comparison circuit 26 and counters to 27,

Устройство работает следующим образом.The device works as follows.

При подключении питани  к устройству генератор 19 тактовых импульсов, Т-триггеры 20 и 23 и счетчик 27 устанавливаютс  в исходное состо ние (состо ние О дл  всех выходов перечисленных схем), В начальное состо ние устанавливаетс  также и кольцевой регистр 22, причем в его первый разр д записываетс  1 а во все остальные разр ды - О. Цепи начальной установки не показаны. Устройство работает в режиме посто нной выборки и сигнал уровн  О на управл ющем входе регистра 1 адреса посто нно Удерживает его в выбранном состо нии (например, 00,,,О, что означает обращение при самотестировании только к элементам пам ти с адресом 00,,,0), Сигнал уровн  О на управл ющих входах мультиплексоров 10 и 11 обеспечивает пропуск на блок 5 усилителей и генератор кода Хемминга сигналов с выходов блока 13,When power is connected to the device, the clock pulse generator 19, T-flip-flops 20 and 23, and counter 27 are reset (O state for all outputs of the listed circuits). The ring register 22 is also set to the initial state, and its first the bit is recorded 1 and all other bits are written O. The circuit of the initial installation is not shown. The device operates in the continuous sampling mode and the level signal O at the control input of register 1 of the address Permanently holds it in the selected state (for example, 00 ,,, О, which means that only the memory elements with address 00 , 0), The level signal O at the control inputs of multiplexers 10 and 11 provides a pass to the amplifier block 5 and the Hamming code generator of signals from the outputs of block 13,

выхода делител  частоты, по- строенного на триггере 20 и переклюБлок 13 организует чередующиес  циклы работы, устройства в режимах записи и считывани  с последовательным формированием в циклах записи ошибок в информационных и контрольных разр дах дл  всех вариантов входных 8-разр дных слов. При этом режим работы устройства задает сил  The output of the frequency divider, built on the trigger 20 and the switch 13, organizes alternate operation cycles, devices in the write and read modes with sequential generation of errors in the information and control bits for all variations of the 8-bit words in the write cycles. In this case, the mode of operation of the device sets the forces

4, выполн ет инверторы 6 и 7 управление.сигнала уровн  4, performs inverters 6 and 7 of the level signal.

чаемого по заднему фронту импульса генератора 19,read on the falling edge of the pulse generator 19,

Формирование однократной ощибки в слове, загТисываемом в накопительFormation of a single error in a word written in the drive

подunder

1 с выхода соответствующего разр да регистра 22, Исправление ошибки при считывании этого слова из накопите,- л  4 осуществл ет блок 9 коррекции Факт исправлени  ошибки устанавливает схема 26 сравнени , причем сравнение разрешено только в режиме счи- тывани  во врем  действи  импульса генератора 17 (это обеспечивает до01 from the output of the corresponding bit of register 22, Correction of the error in reading this word from the accumulate, - l 4 is carried out by correction block 9 The fact of the comparison circuit establishes the error correction circuit 26, and the comparison is allowed only in the read mode during the generator 17 pulse ( it provides up to 0

5five

00

00

стоверность считанных данных). Смена ошибочного бита происходит при сдвиге 1 в регистре 18 по заднему фронту импульса на выходе триггера 20, а переход к новому информационному слову (смена состо ний счетчика 23) происходит по заднему фронту импульса положительной пол рности иа выходе 13-го разр да регистра 22, При обнаружении факта неисправлени  ошибки схема 26 сравнени  формирует сигнал уровн  I, который переключает триггер 23, Это приводит к формированию сигнала уровн  1 на выходе 18 и к сбросу и блокировке в . состо нии О, генератора 19, Блокировка генератора происходит также после полного перебора возможных g информационных слов, т,е, при по влении 1 в старшем 9-м разр де счетчика . При этом устройство переходит в режим BHennftHX обращений, причем дополнительна  задержка, вносима  блоками тестировани , равна задержке в мультиплексорах 10 и 1I,reliability of the read data). The erroneous bit is changed by shifting 1 in register 18 along the falling edge of the pulse at the output of the trigger 20, and the transition to the new information word (changing the state of the counter 23) occurs along the falling edge of the positive polarity and the output of the 13th register 22, When an error is detected, the comparison circuit 26 generates a level I signal, which switches the trigger 23. This leads to the formation of a level 1 signal at output 18 and to a reset and block. state O, generator 19, the generator is blocked also after a complete search of possible g information words, t, e, with the appearance of 1 in the older 9th digit of the counter. In this case, the device enters the BHennftHX call mode, with the additional delay introduced by the testing units being equal to the delay in multiplexers 10 and 1I,

Claims (1)

Формула изс бретени Formula of Breasts g Оперативное запоминающее устройство с самоконтролем, содержащее на- крпитель, адресные входы которого соединены с выходами блока выборки строки, а информационные входы-выхо .3g Random access memory with self-control, containing a driver, the address inputs of which are connected to the outputs of the row selector unit, and information inputs-output .3 ды накопител  подключены к выходам- входам блока усилителей, адресные входы которого соединены с выходами блока выборки столбца, а выходы подключены к входам блока коррекции, выходы которого соединены с информационными входами регистра ввода- вывода, информационные входы-выходы которого  вл ютс  одноименными входа ми-выходами устройства, генератор кода, отличающеес  тем что, с целью повышени  надежности устройства, в него введены первый и второй блоки управл емьк инверторов , первый и второй мультиплексоры, регистр адреса и блок генерации теста , причем соответствующие выходы ре гистра адреса соединены с входами блока выборки строки и столбца, а входы  вл ютс  адресными входами уст ройства, информационные входы и выхо ды блока генерации теста подключены соответственно к выходам блока коррекции и к информационным входам пер вой группы второго мультиплексора, выходы которого соединены с информационными входами блока управThe accumulator dyes are connected to the outputs-inputs of the amplifier unit, the address inputs of which are connected to the outputs of the column sampling unit, and the outputs are connected to the inputs of the correction unit, the outputs of which are connected to the information inputs of the I / O register, information inputs-outputs of which are device outputs, code generator, characterized in that, in order to increase the reliability of the device, the first and second inverter control units, the first and second multiplexers, the address register and the generator unit are entered into it test, the corresponding outputs of the address register are connected to the inputs of the row and column sampling blocks, and the inputs are the device's address inputs, the information inputs and outputs of the test generation block are connected respectively to the outputs of the correction block and to the information inputs of the first group of the second multiplexer The outputs of which are connected to the information inputs of the control unit 10ten 32386 32386 л емых инверторов и генератора кода, выходы которого подключены к информационным входам второго блока управл емых инверторов, управл ю1Щ{е входы и вькоды первого и второго блоков yпpaвл e ыx инверторов соединены соответственно с одноименными выходами блока генерации теста и с информационными . входами блока усилителей, первый информационный вход первого мультиплексора подключен к выходу сигнала записи-считывани  блока генерации теста, выход задани  режима которЪго соединен с управл ющими входами-- регистра адреса, первого и второго мультиплексоров, выход первого мультиплексора подключен к управл ющему входу блока усилителей, а вто2Q рой информационный вход  вл етс  входом записи-считывани  устройства и соединен с управл ющим входом регистра ввода-вывода, выходы которого под- ключены к информационным входам вто25рой группы второго мультиплексора, выход отбраковки блока генерации теста  вл етс  одноименным выходом устройства .Inverters and a code generator, the outputs of which are connected to the information inputs of the second block of controlled inverters, the control inputs and codes of the first and second inverter blocks e inverters are connected to the same output of the test generation block and the information ones. the inputs of the amplifier unit, the first information input of the first multiplexer is connected to the output of the write-read signal of the test generation unit, the output of the mode setting which is connected to the control inputs of the address register, the first and second multiplexers, the output of the first multiplexer is connected to the control input of the amplifier unit, and the second information input is the write / read input of the device and is connected to the control input of the I / O register, whose outputs are connected to the information inputs of the second group the second multiplexer, the rejection output of the test generation block is the same as the output of the device. 1515 1в If1c If да в 7 О fryes at 7 o fr V.   V. «г.2"G.2