SU1325458A1 - Programmed logic matrix - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано при проектировании устройств распознавани  образов. Целью изобретени   вл етс  упрощение программируемой логической матрицы. Дл  достижени  поставленной цели программируема  логичес- -а  содержит пороговый элемент, установочные входы которого соединены с выходами элементов И, а выходы - через элементы НЕ с входами элементов ИЛИ. Благодар  этому по вилась возможность получать на выходе программируемой логической матрицы требуемые коды не только при полном совпадении входного кода с кодом, записанным в одном из элементов И, но и при отличии входного кода от кодов, записанных в элементах И, при этом выходной код соответствует элементу И с наименьшим числом отличий от входного кода. 1 з.п. ф-лы, 1 ил. со ю сд 4 О1 ооThe invention relates to computing and can be used in the design of pattern recognition devices. The aim of the invention is to simplify the programmable logic array. To achieve this goal, the programmable logic -a contains a threshold element, the setup inputs of which are connected to the outputs of the AND elements, and the outputs — through the elements NOT with the inputs of the OR elements. Due to this, it was possible to get the required codes at the output of the programmable logic matrix not only when the input code completely coincides with the code recorded in one of the AND elements, but also when the input code differs from the codes recorded in the AND elements, and the output code corresponds to And with the smallest number of differences from the input code. 1 hp f-ly, 1 ill. with ju cd 4 O1 oo

Description

Изобретение относитс  к вычислительной технике и может быть использовано при проектировании устройств распознавани  образов .The invention relates to computing and can be used in the design of pattern recognition devices.

Цель изобретени  - упрощение программируемой логической матрицы (ПЛМ).The purpose of the invention is to simplify the programmable logic matrix (PLA).

На чертеже приведена схема ПЛМ.The drawing shows a diagram of the PLA.

ПЛМ содержит m элементов НЕ 1, К элементов И 2, п элементов ИЛИ 3 (т, К, п - число входов, термов и выходов ПЛМ), пороговый блок 4 и К дополнительных элементов НЕ 5.PLA contains m elements NOT 1, K elements AND 2, n elements OR 3 (t, K, n is the number of inputs, terms and outputs of the PLA), threshold block 4 and K additional elements NOT 5.

Элементы И 2 выполнены в виде матрицы . Каждый элемент И соответствует столбцу матрицы и имеет 2т входов. Элемент И состоит из транзисторов 6 св зи, ограничительных резисторов 7, кодовых перемычек 8 и нагрузочного резистора 9.Elements And 2 made in the form of a matrix. Each element And corresponds to a column of the matrix and has 2m inputs. The element And consists of a transistor 6 connection, limiting resistors 7, code jumpers 8 and the load resistor 9.

Пороговый блок 4 содержит резистор 10 смещени , группы диодов 11 разв зки, нагрузочные резисторы 12 первой группы, усилительные транзисторы 13, нагрузочные резисторы 14 второй группы, транзисторы 15 обратной св зи, резисторы 16 обратной св зи , ограничительные резисторы 17, согласующие резисторы 18, элемент 19 задержки, разделительные диоды первой 20 и второйThe threshold unit 4 contains a bias resistor 10, a group of decoupling diodes 11, load resistors 12 of the first group, amplifying transistors 13, load resistors 14 of the second group, feedback transistors 15, feedback resistors 16, limiting resistors 17, terminating resistors 18, delay element 19, separation diodes first 20 and second

21групп. На чертеже показаны также входы21groups The drawing also shows the inputs

22и выходы 23 ПЛМ, вход 24 сброса ПЛМ, выходы 25 элементов И, шины 26 питани  и шину 27 нулевого потенциала.22 and outputs 23 of the PLM, input 24 of the reset of the PLA, the outputs of the 25 I elements, the power bus 26 and the zero potential bus 27.

ПЛМ работает следующим образом.PLA works as follows.

Пороговый блок 4 может находитьс  в одном из(К+1) устойчивых состо ний, когда один из транзисторов 13 открыт, а все остальные транзисторы закрыты. Например, при открытом последнем (левом на чертеже) транзисторе 13 потенциал его коллектора низкий. Через диоды 11, подключенные к данному коллектору, низкий потенциал передаетс  на эмиттеры всех транзисторов 15 св зи, кроме последнего (левого) транзистора 15, и через делители на резисторах 17 и 18 в соответствующей пропорции поступает на входы всех остальных транзисторов 13, закрыва  их. Высокие потенциалы коллекторов всех закрытых транзисторов 13 привод т к запиранию всех диодов 11 транзистора 15 (левого) и, как следствие самого транзистора 15. Потенциал его эмиттера определ етс  делителем на резисторах 16-18 и удерживает транзистор 13 (левый) в открытом состо нии.The threshold unit 4 may be in one of (K + 1) stable states when one of the transistors 13 is open and all other transistors are closed. For example, with the last open (left in the drawing) transistor 13, the potential of its collector is low. Through diodes 11 connected to this collector, a low potential is transmitted to the emitters of all transistors 15 of the communication, except for the last (left) transistor 15, and through dividers on resistors 17 and 18 in appropriate proportions to the inputs of all other transistors 13, closing them. The high collector potentials of all the closed transistors 13 cause the diodes 11 of the transistor 15 (left) to be blocked and, as a result, the transistor 15 itself. The potential of its emitter is determined by a divider on resistors 16-18 and keeps the transistor 13 (left) in the open state.

Состо ние порогового блока 4, при котором открыт транзистор 13, соответствующий входу 24 (левый),  вл етс  нулевым, а установка в ноль осуп ествл етс  подачей на данный вход кратковременного импульса положительной пол рности. Схема, вырабатывающа  установочный импульс, и элемент 19 задержки должны иметь низкое выходное сопротивление, благодар  чему соответствующие выводы резисторов 18 через открытые разделительные диоды 21 и эле .мент 19 задержки подключаютс  к тине нулевого потенциала.The state of the threshold unit 4, in which the transistor 13, corresponding to the input 24 (left), is zero, and the zero setting is enabled by applying a short polarity pulse of positive polarity to this input. The circuit generating the setting pulse and the delay element 19 must have a low output impedance, whereby the corresponding terminals of the resistors 18 are connected to the zero potential through the open dividing diodes 21 and the delay element 19.

Занесение кода, например, 1...0 в (левый ) элемент И 2 осуществл етс  следующим образом. Примем нумерацию разр дов в коде слева направо в тексте и сверху вниз на чертеже. Дл  занесени  единицы первого разр да исключаетс  перемычка 8, соответствующа  пр мому входу первого разр да (верхн  ). Дл  занесени  нул  последнего разр да исключаетс  перемычка 8, соответствующа  инверсному входу последнего разр да (нижн  ).The entry of a code, for example, 1 ... 0 into the (left) element of AND 2 is carried out as follows. We take the numbering of bits in the code from left to right in the text and from top to bottom in the drawing. To enter the unit of the first bit, jumper 8 is excluded, which corresponds to the direct input of the first bit (top). To enter the zero of the last bit, jumper 8 is excluded, which corresponds to the inverse input of the last bit (bottom).

Предположим, что в первый (левый) и в последний (правый) элементы И занесеныSuppose that in the first (left) and in the last (right) elements And entered

5 соответственно следующие (эталонные) коды: 101 110и011000 (т 6), а на вход ПЛМ подан код, совпадающий с первым из приведенных. Все транзисторы 6 первого элемента И будут закрыты, а потенциал на выходе 25| будет максимальным, равным на0 пр жению питани . Входной код отличаетс  от кода последнего элемента И в разр дах, именно в 1, 2, 4 и 5. С.ледовательно, данные транзисторы пocJ eднeгo элемента И открыты, а напр жение на выходе 25 на величину,5, respectively, the following (reference) codes: 101 110-101000 (t 6), and the code that matches the first of the above is supplied to the PLM input. All transistors 6 of the first element And will be closed, and the potential at the output 25 | will be the maximum equal to the power supply voltage. The input code differs from the code of the last element AND in the bits, namely 1, 2, 4 and 5. Consequently, these transistors of the second element And are open, and the voltage at the output 25 by the value

5 равную 4Д, меньше напр жени  питани . Значение Д определ етс  током открытого транзистора 6 и зависит от выбранного номинала резистора 7.5 equal to 4D, less than the supply voltage. The value of D is determined by the current of the open transistor 6 and depends on the selected value of the resistor 7.

После подачи на вход 24 положительного импульса блок 4 устанавливаетс  вAfter applying a positive pulse to input 24, block 4 is set to

0 нулевое положение, при котором на его выходах (всех) присутствуют высокие потенциалы , а на выходах элементов НЕ 5 - низкие .0 is the zero position in which at its outputs (all) there are high potentials, and at the outputs of the elements NO 5 - low.

Через врем , определ емое элементом 19 задержки и (еобходимое дл  установкиThrough the time determined by the delay element 19 and (required to set

5 блока 4 в нуль, на выхолче элемента задержки по вл етс  положительный импульс, закрывающий диоды 21. На врем  действи  положительного управл ющего импульса сигналы с выходов 25, различные по амплитуде , подвод тс  к входам соответствующих транзисторов 13 через резисторы 18. При этом в открытом состо нии оказываетс  тот транзистор 13, положительный сигнал на входе которого наибольший, т.е. транзистор 13, соответствующий выходу 25i (второй сле- 45 ва). Врем  действи  положительного импульса на выходе элемента 19 задержки должно быть достаточным дл  установки порогового блока 4 в новое состо ние. При этом высокий потенциал присутствует на выходе первого элемента НЕ 5 (слева). 50 Если на вход ПЛМ подвести код, отличный от первого и второго эталонных кодов, например 1 1 1 1 1 О, то в первом элементе И будет открыт 2-й транзистор, а в К-м - 1, 4 и 5-й (транзисторы с второго по п тый не изображены). Следовательно, на первом вы- 55 ходе блока 2 высокий потенциал уменьшен на величину А, а на К-м выходе - на ЗА. После подачи на вход 24 положительного импульса блок 4 также переходит в состо ние,5 of block 4 to zero, a positive pulse appears on the delay element, covering the diodes 21. For the duration of the positive control pulse, signals from the outputs 25, different in amplitude, are supplied to the inputs of the corresponding transistors 13 via resistors 18. In this case, the open state is that transistor 13, the positive signal at the input of which is the largest, i.e. transistor 13, corresponding to the output 25i (second left). The time of the positive pulse at the output of the delay element 19 should be sufficient to set the threshold unit 4 to a new state. In this case, a high potential is present at the output of the first element NO 5 (left). 50 If you enter a code different from the first and second reference codes to the input of the PLA, for example, 1 1 1 1 1 О, then the 2nd transistor will be opened in the first element, and 1, 4 and 5th in the first element ( the second to fifth transistors are not shown). Consequently, at the first output of block 2, the high potential is reduced by the value of A, and at the Kth output, by the value of FOR. After a positive impulse is fed to the input 24, the block 4 also enters the state

00

соответствующее первому входу, а на выходе блока 3 по вл етс  код, соответствующий выходу первого элемента И. Таким образом , данный входной код распознан как первый эталонный образ.The code corresponding to the first input and the output of block 3 is the code corresponding to the output of the first element I. Thus, this input code is recognized as the first reference image.

Значение резистора 10 определ ет порог срабатывани  блока 4 по входам, а значение резистора 7 определ ет величину различи  входных и эталонных кодов, равную 1Д, где F - количество отличий в одноименных разр дах.The value of the resistor 10 determines the threshold of operation of the block 4 by the inputs, and the value of the resistor 7 determines the difference between the input and reference codes, equal to 1D, where F is the number of differences in the bits of the same name.

Если входной код ПЛМ отличен от всех эталонных кодов элементов И, причем все выходные сигналы блока 2 ниже порога срабатывани  блока 4, то блок 4 остаетс  в нулевом состо нии и на выходе ПЛМ нулева  информаци . В данном случае входной код не распознан.If the PLM input code is different from all the reference codes of the And elements, and all the output signals of block 2 are below the response threshold of block 4, then block 4 remains in the zero state and at the output of the PLM is zero information. In this case, the input code is not recognized.

Если входной код ПЛМ отличен от всех эталонных кодов элементов И, причем среди выходных сигналов блока 2, превысивщих порог срабатывани  блока 4, имеютс  одинаковые , то блок 4 устанавливаетс  в состо ние, соответствующее одному из таких сигналов. Дл  получени  от ПЛМ более четкого ответа в данном случае этот входной код необходимо разместить в одном из свободных элементов И и в матрицу 3 занести его им .If the PLM input code is different from all the reference codes of the AND elements, and among the output signals of block 2, which exceed the response threshold of block 4, are the same, then block 4 is set to the state corresponding to one of these signals. In order to get a clearer response from the PLA in this case, this input code must be placed in one of the free AND elements and put it in matrix 3.

Таким образом, на выходе ПЛМ устанавливаютс  требуемые коды не только при полном совпадении входного кода с кодом, записанным в одном из элементов И, но и при отличии входного кода от записанных кодов, при этом вс кий раз на выходе ПЛМ устанавливаетс  код, соответствующий элементу И с наименьщим числом отличий от входного кода.Thus, at the output of the PLM, the required codes are set not only when the input code completely matches the code recorded in one of the AND elements, but also when the input code differs from the recorded codes, and at the output of the PLM, the code corresponding to the AND element with the smallest number of differences from the input code.

Формула изобретени Invention Formula

1. Программируема  логическа  матрица, содержаща  элементы НЕ, вход каждого из которых  вл етс  входом программируемой логической матрицы, элементы И, входы которых соединены с входами и выходами элементов НЕ, элементы ИЛИ, выходы которых  вл ютс  выходами программируемой логической матрицы, отличающа с  тем, что, с целью упрощени  матрицы, она содержит1. A programmable logic matrix containing NOT elements, the input of each of which is an input of a programmable logic matrix, AND elements whose inputs are connected to the inputs and outputs of the NOT elements, OR elements whose outputs are outputs of a programmable logic matrix characterized by that, in order to simplify the matrix, it contains

пороговый блок и дополнительные элементы НЕ, выходы которых соединены с входами элементов ИЛИ, а входы - с выходами порогового блока, установочные входы которого соединены с выходами соответствующих элементов И, а вход сброса  вл етс  управл ющим входом программируемой логической матрицы.the threshold block and additional elements are NOT, the outputs of which are connected to the inputs of the OR elements, and the inputs are connected to the outputs of the threshold block, the installation inputs of which are connected to the outputs of the corresponding AND elements, and the reset input is the control input of the programmable logic array.

2. Матрица по п. 1, отличающа с  тем,2. The matrix of claim 1, wherein

Q что пороговый блок содержит усилительные транзисторы, транзисторы обратной св зи, группы диодов разв зки, разделительные диоды первой и второй групп, элемент задержки , нагрузочные резисторы первой и второй групп, согласующие резисторы, ограни5 чительные резисторы, резисторы обратной св зи и резистор смещени , первый вывод которого соединен с эмиттерами усилительных транзисторов, коллектор каждого из которых соединен с катодами одноименных диодов разв зки каждой группы и с первымQ that the threshold unit contains amplifier transistors, feedback transistors, groups of isolation diodes, separation diodes of the first and second groups, a delay element, load resistors of the first and second groups, terminating resistors, limiting resistors, feedback resistors and a bias resistor, the first terminal of which is connected to the emitters of the amplifying transistors, the collector of each of which is connected to the cathodes of the same-name isolation diodes of each group and the first

выводом соответствующего нагрузочного резистора второй группы, а база - с первыми выводами соответствующих ограничительного и согласующего резисторов, эмиттер каждого транзистора обратной св зи соеди5 нен с первым выводом соответствующего резистора обратной св зи и вторым выводом соответствующего ограничительного резистора , база - с анодами диодов разв зки соответствующей группы, а коллектор и второй вывод резистора смещени  соединены с щи0 ной нулевого потенциала, второй вывод каждого согласующего резистора, кроме последнего , соединен с первым выводом соответствующего нагрузочного резистора первой группы и с анодами соответствующих разделительных диодов первой и второй групп, the output of the corresponding load resistor of the second group, and the base with the first conclusions of the corresponding limiting and matching resistors, the emitter of each feedback transistor is connected to the first output of the corresponding feedback resistor and the second output of the corresponding restriction resistor, the base with the anodes of the corresponding diodes the group, and the collector and the second output of the bias resistor are connected to a zero potential terminal, the second output of each matching resistor, except the last one, oedinen corresponding to the first terminal of the load resistor of the first group and the respective anodes of diodes separating the first and second groups,

5 катоды разделительных диодов первой группы  вл ютс  соответствующими установочными входами порогового блока, а катоды разделительных диодов второй группы соединены с выходом элемента задержки, вход5, the cathodes of the separation diodes of the first group are the respective installation inputs of the threshold unit, and the cathodes of the separation diodes of the second group are connected to the output of the delay element, the input

,. которого соединен с вторым выводом послед.- него согласующего резистора и  вл етс  входом сброса порогового элемента, вторые выводы резисторов обратной св зи и нагрузочных резисторов первой и второй групп соединены с шиной питани ., which is connected to the second output of the final terminating resistor and is the reset input of the threshold element, the second outputs of the feedback resistors and load resistors of the first and second groups are connected to the power bus.

Claims (2)

Формула изобретенияClaim 1. Программируемая логическая матрица, содержащая элементы НЕ, вход каждого из которых является входом программируемой логической матрицы, элементы И, входы которых соединены с входами и выходами элементов НЕ, элементы ИЛИ, выходы которых являются выходами программируемой логической матрицы, отличающаяся тем, что, с целью упрощения матрицы, она содержит пороговый блок и дополнительные элементы НЕ, выходы которых соединены с входами элементов ИЛИ, а входы — с выходами порогового блока, установочные входы которого соединены с выходами соответствующих элементов И, а вход сброса является управляющим входом программируемой логической матрицы.1. A programmable logic matrix containing NOT elements, the input of each of which is an input of a programmable logic matrix, AND elements whose inputs are connected to the inputs and outputs of NOT elements, OR elements whose outputs are outputs of a programmable logic matrix, characterized in that, with In order to simplify the matrix, it contains a threshold block and additional NOT elements, the outputs of which are connected to the inputs of the OR elements, and the inputs - to the outputs of the threshold block, the installation inputs of which are connected to the outputs of corresponding elements And, and the reset input is the control input of the programmable logic matrix. 2. Матрица по π. 1, отличающаяся тем, что пороговый блок содержит усилительные транзисторы, транзисторы обратной связи, группы диодов развязки, разделительные диоды первой и второй групп, элемент задержки, нагрузочные резисторы первой и второй групп, согласующие резисторы, ограничительные резисторы, резисторы обратной связи и резистор смещения, первый вывод которого соединен с эмиттерами усилительных транзисторов, коллектор каждого из которых соединен с катодами одноименных диодов развязки каждой группы и с первым выводом соответствующего нагрузочного резистора второй группы, а база — с первыми выводами соответствующих ограничительного и согласующего резисторов, эмиттер каждого транзистора обратной связи соединен с первым выводом соответствующего резистора обратной связи и вторым выводом соответствующего ограничительного резистора, база — с анодами диодов развязки соответствующей группы, а коллектор и второй вывод резистора смещения соединены с шиной нулевого потенциала, второй вывод каждого согласующего резистора, кроме последнего, соединен с первым выводом соответствующего нагрузочного резистора первой группы и с анодами соответствующих разделительных диодов первой и второй групп, катоды разделительных диодов первой группы являются соответствующими установочными входами порогового блока, а катоды разделительных диодов второй группы соединены с выходом элемента задержки, вход которого соединен с вторым выводом последнего согласующего резистора и является входом сброса порогового элемента, вторые выводы резисторов обратной связи и нагрузочных резисторов первой и второй групп соединены с шиной питания.2. The matrix in π. 1, characterized in that the threshold unit contains amplifying transistors, feedback transistors, groups of isolation diodes, isolation diodes of the first and second groups, a delay element, load resistors of the first and second groups, termination resistors, limiting resistors, feedback resistors and bias resistor, the first terminal of which is connected to emitters of amplifying transistors, the collector of each of which is connected to the cathodes of the same decoupling diodes of each group and with the first terminal of the corresponding load about the resistor of the second group, and the base with the first terminals of the corresponding limiting and matching resistors, the emitter of each feedback transistor is connected to the first terminal of the corresponding feedback resistor and the second terminal of the corresponding limiting resistor, the base with the anodes of the isolation diodes of the corresponding group, and the collector and the second the output of the bias resistor is connected to the zero potential bus, the second output of each matching resistor, except the last, is connected to the first output of the corresponding the load resistor of the first group and with the anodes of the corresponding isolation diodes of the first and second groups, the cathodes of the separation diodes of the first group are the corresponding installation inputs of the threshold unit, and the cathodes of the separation diodes of the second group are connected to the output of the delay element, the input of which is connected to the second output of the last matching resistor and is the reset element of the threshold element, the second terminals of the feedback resistors and load resistors of the first and second groups are connected to the power bus I.