SU1319249A1 - Дискретно-аналогова лини задержки на приборах с переносом зар да - Google Patents
Дискретно-аналогова лини задержки на приборах с переносом зар да Download PDFInfo
- Publication number
- SU1319249A1 SU1319249A1 SU864017440A SU4017440A SU1319249A1 SU 1319249 A1 SU1319249 A1 SU 1319249A1 SU 864017440 A SU864017440 A SU 864017440A SU 4017440 A SU4017440 A SU 4017440A SU 1319249 A1 SU1319249 A1 SU 1319249A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- output
- delay
- input
- buffer
- clock
- Prior art date
Links
Landscapes
- Networks Using Active Elements (AREA)
Abstract
Изобретение предназначено дл использовани в радиоэлектронной аппаратуре различного назначени . Цель изобретени - расширение динамического диапазона задерживаемых сигналов. Устройство содержит генератор 2 тактовых импульсов, инвертор 3 тактовых импульсов, каскад 4 лин11 1 задержки , ключи 7-9 и 17, буферные повторию- ли (П) 10-12 и 19 и Л -каскад 16 задержки. Оптимальное входное сменюнил- обеспечиваетс за счет введени в схем вычитател 5 и интегратора 6. Дл roixi вычитаютс и интегрируютс напр жении на выхо.а.е П 10 каскада 4 .тип; з;;- держки и П 11 каскада 16 .umiiii чп держки. Проинтегрированна разность с : мируетс с в.ходным сигналом. Таког включение обеспечивает мшипиыыю можный разброс значений паразитных емкостей в ключах 7-9 и 17 и. кгич слсм ствие, - минимальный уровень наводок импульсов управлени ключахп на входно сигнал и равенство посто нных HanpH ciiiiii в каскадах 4 и 16 линии задержки. 2 ил.
Description
1319249
12
Изобретение предназначено дл исполь- Л //т.,, где f - частота повторени имзовани в радиоэлектронной аппаратурепульсов генератора.
различного назначени , в частности в эле-Аналоговые ключи выполн ютс в виде
ктроизмерительной технике.параллельно соединенных двух МДП-транЦель изобретени - расширение дина- зисторов с противоположными типами прово- мического диапазона задерживаемых сигна-димости. Так как такие транзисторы управ- лов за счет уменьшени наводок импуль-л ютс импульсами противоположной пол р- сов управлени ключами на выходной сиг-ности, то наводки управл ющих импульсов нал и устранени смещени рабочей точкина выходные цепи ключа частично компен- выходного каскада дискретно-аналоговой ли-Сируютс . Однако величина паразитных ем- нии задержки (ДАЛЗ) на приборах с пере- О костей переходов существенно зависит от носом зар да.посто нного входного напр жени и при его
На фиг. 1 изображена блок-схема дис-изменении уровни посто нных напр жений в кретно-аналоговой линии задержки на при-каскадах дискретно-аналоговой линии заборах с переносом зар да; на фиг. 2 -держки, завис щие от уровн наводОк им- изображеиы зависимости уровней посто м-.г пульсов управлени ключами, измен ютс ного смещени в каскадах ДАЛЗ (У втак, как показано на фиг. 2. Оптималь- функции от номера каскада линии задерж-ное входное смещение в предлагаемом ки и при различных значени х входногоустройстве обеспечиваетс за счет введе- cмeщe и .ни в схему вычитател , интегратора и
Claims (1)
- Устройство содержит сумматор 1, гене-сумматора. Дл этого вычитаютс и ин- ратор 2 тактовых импульсов, инвертор 320 тегрируютс напр жени на выходе первого тактовых импульсов, первый каскад 4 линиибуферного повторител первого каскада задержки, вычитатель 5, интегратор 6, клю-задержки и второго буферного повторите- чи 7-9, буферные повторители 10-12,л каскада задержки. Проинтегрированна запоминающие конденсаторы 13-15,/ /-кас-разность суммируетс с входным сигналом, кад 16 линии задержки, ключ 17, запо-Такое включение обеспечивает минимально минающий конденсатор 18, буферный повто-возможный разброс значений паразитных ем- ритель 19. Выход сумматора 1 соединен скостей в ключах ДАЛЗ и, как следст- входом первого каскада 4 линии задержки ,вие, минимальный уровень наводок им- состо щей из последовательно соединенныхпульсов управлени ключами на выходной ключа 7, буферного повторител 10, ключасигнал, равенство посто нных напр жений 8 и буферного повторител 12, а также за-эп в каскадах линии задержки, поминающие конденсаторы 13 и 15, соединенные соответственно с входом буфер-Формула изобретени ных повторителей 10 и 12. Вход сумматора 1 соединен с выходом интегратора 6,Дискретно-аналог ова лини задержки вход последнего соединен с выходом вычи-на приборах с переносом зар да, содержа- тател 5, входы которого подключены соот- 5 генератор тактовых импульсов, инвер- ветственно к буферным повторител м 10 итор тактовых импульсов и последователь- 11 первого каскада 4 и jV-каскада 16 ли-но соединенные N каскадов задержки, НИИ задержки. Выходы генератора 2 тактовыхкаждый из которых содержит последова- импульсов соединены с входом инвертора 3тельно соединенные первый ключ, первый тактовых импульсов и входами первых клю-запоминающий конденсатор, первый буфер- чей 7 и 17 первого каскада 4 и N-K.ac- ный повторитель, второй ключ, второй за- када 16 линии задержки. Выход инверто-поминающий конденсатор и второй буфер- ра 3 тактовых импульсов соединен с вторыминый повторитель, выход генератора тактовых ключами 8 и 9 первого каскада 4 и jV-кас-импульсов соединен с управл ющими входа- када 16 линии задержки.ми первых ключей каждого из Л касУстройство работает следующим образом,дс кадов задержки и входом инвертора тактоВходной сигнал поступает на первыйвых импульсов, выход инвертора тактовых вход сумматора 1, на второй вход которогоимпульсов подключен к управл ющим вхо- подаетс посто нное напр жение с выходадам вторых ключей каждого из N каска- интегратора 6. Входным сигналом интегра-дов задержки, отличающа с тем, что, с тора 6 вл етс выходное напр жение вычи-целью расширени динамического диапазо- тател 5, на входы которого подаютс 50 на задерживаемых сигналов за счет умень- посто нные напр жени с выхода первогошени наводок импульсов управлени клю- буферного повторител 10 и с выхода вто-чами на выходной сигнал и устранени сме- рого буферного повторител 11. Генератор 2щени рабочей точки выходного каскада дис- и инвертор 3 тактовых импульсов управ-кретно-аналоговой линии задержки, в нее л ют работой ключей 7, 17, ..., и 8, 9, ...дополнительно введены сумматор, вычита- соответственно, обеспечива сдвиг отсчетов55 тель и интегратор, причем выход второго входного сигнала сумматора вдоль каска-буферного повторител /V-ro каскада задерж- дов линии задержки. Таким образом, за-ки, вл ющийс выходом дискретно-аналого- держка сигнала в линии равна Т,вой линии задержки, соединен с инвертирующим входом вычитател , выход первого буферного повторител первого каскада дискретно-аналоговой линии задержки соединен с неинвертирующим входом вычитател , выход которого через интегратор под- 5 када задержки.ключен к второму входу сумматора, первый вход сумматора вл етс входом дискретно-аналоговой линии задержки, а выход сумматора соединен с входом первого касAU00IIII/, lUBj(opt.UBj(3Фиг. 2
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU864017440A SU1319249A1 (ru) | 1986-01-30 | 1986-01-30 | Дискретно-аналогова лини задержки на приборах с переносом зар да |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU864017440A SU1319249A1 (ru) | 1986-01-30 | 1986-01-30 | Дискретно-аналогова лини задержки на приборах с переносом зар да |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1319249A1 true SU1319249A1 (ru) | 1987-06-23 |
Family
ID=21219868
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU864017440A SU1319249A1 (ru) | 1986-01-30 | 1986-01-30 | Дискретно-аналогова лини задержки на приборах с переносом зар да |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1319249A1 (ru) |
-
1986
- 1986-01-30 SU SU864017440A patent/SU1319249A1/ru active
Non-Patent Citations (1)
Title |
---|
Приборы с переносом зар да. / Под ред. М. Хоувза, Д. Моргана. Пер. с англ, под ред. Ф. П. Пресс. - М.: Энергоиздат, 1981, с. 23. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR960012801B1 (ko) | 2개의 샘플 홀드 회로를 사용한 리플 제거 위상 검출기 | |
JPS6437797A (en) | Eprom device | |
US4542301A (en) | Clock pulse generating circuit | |
US4011402A (en) | Scanning circuit to deliver train of pulses shifted by a constant delay one after another | |
US3999171A (en) | Analog signal storage using recirculating CCD shift register with loss compensation | |
US5453710A (en) | Quasi-passive switched-capacitor (SC) delay line | |
JPH04371025A (ja) | A/d変換回路 | |
EP0355555B1 (en) | Circuit for processing a time-varying signal | |
US4464581A (en) | Trigger pulse generator | |
SU1319249A1 (ru) | Дискретно-аналогова лини задержки на приборах с переносом зар да | |
JPS57103426A (en) | Pulse generating circuit | |
KR100246265B1 (ko) | 논리신호 선택회로 | |
US4870416A (en) | Analogue to digital converters | |
KR100252813B1 (ko) | 저전류 고속 스위칭회로 | |
US4996454A (en) | Hot clock complex logic | |
US3612900A (en) | Shift register circuit | |
JPS54109353A (en) | Sample holding circuit | |
SU794668A1 (ru) | Регистр сдвига | |
JPS5997222A (ja) | クロツクパルス発生回路 | |
SU1704142A1 (ru) | Многофазный импульсный стабилизатор | |
JPS5597092A (en) | Electronic circuit | |
SU1660197A1 (ru) | Параметрический квантователь фазы | |
SU1476535A1 (ru) | Регистр сдвига | |
SU1221740A1 (ru) | Усилитель-формирователь на МОП-транзисторах | |
SU416875A1 (ru) |